Experiencia N 04: Circuito

2017 Sumador, Circuito

Comparador, Circuito
generador de paridad
(INFORME PREVIO)
Alumno: Lizonde Peredo, James FIEE - 2017 I
Cdigo: 15190167 Universidad
Nacional
Profesor: Ing. Oscar Casimiro Pariasca
Mayor de
Horario: Martes 14:00-16:00hrs San Marcos

Laboratorio de Circuitos Digitales I

 EXPERIENCIA N 04: CIRCUITO SUMADOR, CIRCUITO COMPARADOR, CIRCUITO
GENERADOR DE PARIDAD

CUESTIONARIO PREVIO
1. Presentar los diagramas esquemticos y las tablas de verdad de los C.I.
M.S.I. concernientes a esta prctica (74LS83,74LS85, 74LS86)

74LS83: Sumador paralelo de 4 bits

Smbolo lgico Diagrama de conexiones (vista superior)

Numeracin de pines:
1 4 Entradas del operando A
1 4 Entradas del operando B
0 Acarreo de entrada
1 4 Salidas de suma
4 Acarreo de salida

Diagrama lgico

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GENERADOR DE PARIDAD

Tabla de verdad

L L L L L
L L H H L
L H L H L
L H H L H
H L L H L
H L H L H
H H L L H
H H H H H

74LS85: Comparador de magnitud de 4 bits

Smbolo lgico Diagrama de conexiones (vista superior)

Numeracin de pines:
0 3 , 0 3 : Entradas en paralelo
= = Expansin de entradas
< , > < , > Expansin de entradas
> Salida en A mayor que B
< Salida en B mayor que A
= Salida en A igual a B

Tabla de verdad

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GENERADOR DE PARIDAD

Diagrama lgico

74LS86: Compuerta XOR (Or exclusiva)

Smbolo lgico

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GENERADOR DE PARIDAD

Diagrama de conexiones (vista superior)

Tabla de verdad
= = +

Entradas Salida
A B Y
L L L
L H H
H L H
H H L

2. Explique el funcionamiento de un Sumador binario paralelo de 4 bits

Un grupo de cuatro bits se denomina nibble. Un sumador bsico en paralelo de 4 bits

se implementa mediante cuatro sumadores completos, como se muestra en la Figura
2.1. De nuevo, los bits menos significativos (A1 y B1) de cada nmero que se suma, se
introducen en el sumador completo que est ms a la derecha; los bits de orden ms alto
se introducen sucesivamente en los siguientes sumadores, aplicando los bits ms
significativos de cada nmero (A4 y B4) al sumador que est ms a la izquierda. La
salida de acarreo de cada sumador se conecta a la entrada de acarreo del siguiente
sumador de orden superior. Estos acarreos se denominan acarreos internos.

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GENERADOR DE PARIDAD

Figura 2.1 Sumador en paralelo de 4 bits

En la mayora de las hojas de caractersticas suministradas por los fabricantes, se

denomina C0 al acarreo de entrada del sumador del bit menos significativo; C4, en el
caso de cuatro bits, sera el acarreo de salida del sumador del bit ms significativo; 1
(LSB) hasta 4 (MSB) son las sumas de salida. El smbolo lgico correspondiente se
muestra en la Figura 2.1(b).
En funcin del mtodo utilizado para manipular los acarreos en un sumador paralelo,
existen dos tipos: el sumador de acarreo serie y el sumador de acarreo anticipado

3. Explique el funcionamiento de un comparador de magnitud de 2 bits y de 4

bits

Para comparar nmeros binarios de dos bits, se necesita una puerta OR-exclusiva
adicional. Los dos bits menos significativos (LSB) de ambos nmeros se comparan
mediante la puerta G1 y los dos ms significativos (MSB) son comparados mediante la
puerta G2, como se muestra en la Figura 3.1. Si los dos nmeros son iguales, sus
correspondientes bits tambin lo son, y la salida de cada puerta OR exclusiva ser 0. Si
los correspondientes conjuntos de bits no son idnticos, la salida de la puerta OR-
exclusiva ser un 1.

Figura 3.1 Diagrama lgico de la comparacin de igualdad de dos nmeros de 2 bits.

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GENERADOR DE PARIDAD

Para obtener un nico resultado de salida que indique la igualdad o desigualdad entre
los dos nmeros, se pueden usar dos inversores y una puerta AND, como muestra la
Figura 3.1. La salida de cada puerta OR-exclusiva se invierte y se aplica a la entrada
de la puerta AND. Cuando los bits de entrada de cada OR-exclusiva son iguales, lo
que quiere decir que los bits de ambos nmeros son iguales, las entradas de la puerta
AND son 1, por lo que el resultado a su salida tambin ser 1. Cuando los dos
nmeros no son iguales, al menos uno o ambos conjuntos de bits ser distinto, lo que
da lugar a, al menos, un 0 en una de las entradas de la puerta AND, y el resultado a su
salida ser 0. Por tanto, la salida de la puerta AND indica la igualdad (1) o desigualdad
(0) entre dos nmeros.

Adems de disponer de una salida que indica si los dos nmeros son iguales, muchos
circuitos integrados comparadores tienen salidas adicionales que indican cul de los
dos nmeros que se comparan es el mayor. Esto significa que existe una salida que
indica cundo el nmero A es mayor que el nmero B (A > B) y otra salida que indica
cundo A es menor que B (A < B), como se muestra en el smbolo lgico del
comparador de cuatro bits de la Figura 3.2.

Figura 3.2 Smbolo lgico para un comparador de 4 bits con indicacin de

desigualdad.
Para determinar una desigualdad entre los nmeros binarios A y B, en primer lugar se
examina el bit de mayor orden de cada nmero. Las posibles condiciones son las
siguientes:
1. Si A3 = 1 y B3 = 0, entonces A es mayor que B.
2. Si A3 = 0 y B3 = 1, entonces A es menor que B.
3. Si A3 = B3, entonces tenemos que examinar los siguientes bits de orden
inmediatamente inferior.
Estas tres operaciones son vlidas para cada posicin que ocupen los bits dentro del
nmero. El procedimiento general utilizado en un comparador consiste en comprobar
una desigualdad en cualquier posicin de bit, comenzando por los bits ms
significativos (MSB). Cuando se encuentra una desigualdad, la relacin entre ambos
nmeros queda establecida y cualquier otra desigualdad entre bits con posiciones de
orden menor debe ignorarse, ya que podran indicar una relacin entre los nmeros
completamente opuesta. La relacin de ms alto orden es la que tiene prioridad.

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GENERADOR DE PARIDAD

4. Explique el funcionamiento de un circuito generador de paridad. Explique

el caso de paridad par o impar

Generador de paridad.

PARIDAD PAR: Si el dispositivo se utiliza como generador de paridad par, el bit de

paridad se toma en la salida Impar, ya que esta salida es 0 cuando hay un nmero par
de bits de entrada y 1 cuando hay un nmero impar.
PARIDAD IMPAR: Cuando se emplea como generador de paridad impar, el bit de
paridad se toma en la salida Par, dado que sta es 0 cuando el nmero de bits de
entrada es impar.
5. Explique el funcionamiento de un circuito detector de paridad.

Comprobador de paridad.

PARIDAD PAR: Cuando el dispositivo se utiliza como un comprobador de paridad

par, el nmero de bits de entrada deber ser siempre par; y cuando se produzca un
error, la salida Par pasar a nivel BAJO (L) y la salida Impar ser un nivel ALTO
(H).
PARIDAD IMPAR: Cuando se emplea como comprobador de paridad impar, el
nmero de bits de entrada deber ser siempre impar, y cuando se produzca un error, la
salida Impar ser un nivel BAJO (L) y la salida Par ser un nivel ALTO (H).
Generador de paridad. Si este dispositivo se utiliza como generador.

6. Presentar sus circuitos de simulacin.

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