LABORATORIO DE ELECTRONICA EXPERIENCIA N 8

CODIGO : 11221 PRE-INFORME

Todas las Coordinaciones 2 Semestre 2016.-
PROFESOR: Hctor Lira A.

NOMBRES 1.-
Integrantes del
grupo de trabajo 2.-
3.-

Este documento corresponde al punto 3 de la gua, que se ha separado para

Imprimir, responder punto a punto y completar diagramas para entregar como
pre informe.
Responder con lpiz pasta.

Titulo: Sistemas Digitales Combinacionales y secuenciales

Conversores de cdigos, decodificador BCD a 7 segmentos display 7 segmentos,
Almacenamiento temporal de informacin (LATCH), Flip Flop y Contadores

Para cada CI y/o sistema descrito en la informacin previa de punto 2 de la gua

el alumno deber ser capaz de:
Conocer e interpretar la(s) funcin(es) lgica(s) que realiza cada circuito
integrado.
Saber aplicar el diagrama LOGIC SYMBOL de cada CI extrado y saber
reconocer lo que realiza cada uno de los pines de Entrada-Salida y
polarizacin.
Segn las caractersticas de cada CI deber saber usar y explicar
Tabla de modos de seleccin (MODE SELECT).
Tabla funcional (FUNCTION TABLE).
tabla de verdad (TRUTH TABLE).
Diagramas de estado (STATE DIAGRAMS).

PRE INFORME: Contestar, encerrando en un crculo, las respuestas

correctas o haciendo los diagramas solicitados

1.- Respuesta a situaciones varias relacionadas con esta experiencia

a.- El Reloj (clock) es un generador de pulsos cuadrados o rectangulares y es

fundamental para producir los cambios de estado en un sistema digital sncrono.
b.- El Reloj (clock) tambin puede ser un pulsador manual destinado a producir
cambios de estado en un sistema digital sncrono o asncrono que requiera control
por entrada de reloj.
c.- El pulsador mecnico con eliminador de rebote no evita los mltiples rebotes del
pulsador mecnico al cerrar el interruptor, pero si evita pulsos mltiples de la salida
electrnica (unos y ceros) hacia los circuitos comandados.
d.- Para dar un nico pulso de entrada con un switch mecnico necesariamente se
debe usar eliminador de rebote de salida del switch.
e.- En un sistema lgico combinacional se requiere usar Reloj (clock) como
referencia de tiempo
f.- Un sistema digital comandado por reloj no siempre tiene que ser sncrono.

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2.- En el C.I 74LS247 decodificador BCD a 7 segmentos tabla 1, punto 2.1 de la gua.

a.- Las filas 0 y 17 no son una contradiccin aunque para la misma entrada Binaria,
la salida es totalmente diferente.
b.- Para probar todos los LED del diplay 7 segmentos son condicin necesarias y
suficientes que las entrada de fila 18 de tabla 1, LT, debe estar en cero (L=LOW) y
BI estar en 1 (High).
c.- Completar diagrama de conexin de 3 decodificadores BCD/7 segmentos de 4
bits de entrada alimentando cada uno de ellos un display 7 segmentos para
unidades, decenas y centenas. Mostrar todas las conexiones requeridas,
incluyendo para borrado de 0 a la izquierda.

Diagrama aqu.

DECENAS DECENAS UNIDADES

a-b-c-d-e-f-g a-b-c-d-e-f-g a-b-c-d-e-f-g

BCD/7seg. BCD/7seg. BCD/7seg.

Centenas Decenas Unidades

ABCD ABCD ABCD

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3.- LATCH 74 LS75, tabla 2 y diagrama lgico, punto 2.3 de la gua..

a.- La tabla de Verdad tiene estado en tiempos tn y tn+1. Por lo tanto, este circuito es
usado en sistemas secuenciales. El cambio de estado n a n+1 ocurre cuando la
entrada ENABLE para de 1 a 0.
b.- Estando el ENABLE en 0 los datos pasan permanentemente desde la entrada a
la salida Q. La tabla de Verdad tiene estado en tiempos tn y tn+1. El cambio de
estado n a n+1, en que se almacena el dato de entrada en la salida, ocurre
cuando la entrada ENABLE para de 1 a 0.
c.- El dato de entrada se traspasa a la salida slo cuando el ENABLE est en 1.
d.- El dato de entrada se traspasa a la salida slo cuando el ENABLE est en 1 y se
retiene el ltimo dato ingresado al instante de bajar el ENABLE a 0.
e.- De acuerdo al diagrama lgico, este en un sistema para uso slo en sistemas
combinacionales ya que est formado slo por puertas lgicas.

4.- Flip Flop JK. C.I. 74LS76 A

Tabla 3 de modos de seleccin y tabla de verdad, punto 2.4 de la gua.

a.- Las filas 1 y 6 aunque producen las mismas salidas no son redundantes ya que
responden a distinta situaciones de entrada.
b.- En la fila 3 las salidas Q y Q son ambas de nivel 1 lgico. Por lo tanto es
incorrecto que se indique una condicin indeterminada.
c.- Las filas 1 y 6 no son redundantes ya aunque que producen las mismas salidas,
las condiciones de las entradas son diferentes.
d.- Por disponer de una entrada de reloj CP= Clock, todas las filas 1 a 7 de la tabla 3
tienen una respuesta de un sistema lgico secuencial.
e.- La fila 1 (set) permite poner una condicin inicial 1 en la salida Q, despus .de la
bajada de un pulso de reloj.
f.-La fila 2 (reset) permite poner una condicin inicial 0 en la salida Q de forma
inmediata, sin accin de pulso de reloj..
g.- La fila 2 (reset) permite poner una condicin inicial 0 en la salida Q .

h.- Hacer diagrama para obtener Flip Flop tipo T a partir de Flip Flop JK.
Diagrama aqu.

i.- Indicar las filas de tabla 3 de la gua que son aplicables al FlipFlop tipo T.
Respuesta aqu:
Filas: ................................

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j.- Hacer diagrama para obtener Flip Flop tipo D a partir de Flip Flop JK.

Diagrama aqu.

k.- Indicar las filas de tabla 3 de la gua que son aplicables al FlipFlop tipo D.
Respuesta aqu:
Filas: ................................

l.- Obviamente, para los flip tipo T y D no debera ser aplicables las filas 1,2 y3 de
la tabla 3 de la gua.

4.- Primera APLICACIN DE FLIP FLOPS:. Contador ASINCRONO

Binario de 4 bits 74LS93.
Diagrama lgico y tablas 4 y 5 de punto 2.5 de la gua.

a.- Este contador debe ser sncrono ya que tiene un reloj de entrada para comandar
la cuenta creciente de 0 a 15.
b.- Como los relojes de los 4 Flip Flop de este C.I. no actan en forma simultnea, el
contador es asncrono.
c.- En la fila 1 de tabla 4 se tiene la condicin de detener cualquier cuenta y ponerla
en cero despus del pulso de reloj
d.- En la tabla 4, filas 2,3 y 4, nos indicara que este contador tiene 3 combinaciones
posibles que activan el contador. Esto no tiene nada que ver con las formas en que
se puede contar.
e.- En la fila 1 de tabla 4 se tiene la condicin de detener cualquier cuenta y ponerla
en cero sin esperar el pulso de reloj.
f.- Al poner las condiciones de fila 1 de tabla 4, el contador pondr su salida en 0 e
inmediatamente reinicia la cuenta desde 0 a 15.
g.- El Master Reset permite poner el contador en 0 cuando est alto, o sea 1
lgico. La cuenta slo se puede reiniciar si el Master Reset se baja a 0.
h.- El contador no puede ser sncrono pues los pulsos de reloj de cada Flip Flop
interior no son simultneos ya que, al menos en la cuenta binaria de 4 bits, cada
reloj, desde el segundo flip flop al cuarto, est conectado a la salida del flip flop que
le precede.
i.- Considerando que el reloj tiene un periodo T, la salida Q0 tendr un periodo 2T.
j.- Para obtener cuenta normal binaria, de 0 a 15, es necesario aplicar pulsos de reloj
en la entrada CP0 y conectar salida Qo al reloj CP1.

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5.- 2da APLICACIN DE FLIP FLOPS. Contador SINCRONO decada BCD de 4

bits C.I.74LS160. Para todas sus posibles funciones.
Tabla 6 y diagrama de estado 1, del punto 2.6 de la gua.

a.- El modo de fila 2, LOAD, permite efectuar carga sncrona de entrada paralelo Pn
hacia la salida Qn.
b.- El modo de fila 2, LOAD, permite cargar la entrada paralelo Pn hacia la salida Qn
inmediatamente, sin mediar pulso de reloj.
c.- Los modos de filas 4 o 5, al poner en nivel 0 la o las entradas CEP y/o CEP, permiten
dejar inactivo al contador, con el valor de salida existente en el estado inmediatamente
anterior al cambio de alguno o ambos habilitadores de cuenta CEP y/o CEP.
d.- Como se trata de un contador BCD, no se pueden cargar valores superiores a 9
por carga paralelo
e.- Como se trata de un contador sncrono esto significa que el reloj CP se aplica
simultneamente a todos los FlipFlops internos del contador.
f.- El Master reset; (SR o R), no tiene accin inmediata, debe esperar pulso de reloj.
Con este control se pone la salida en 0
g.- La carga paralelo es asncrona por lo que no requiere de pulso de reloj para que
se haga efectiva.
h.- Al activar la carga paralelo, fila 2 de tabla 6, todos los datos de las entradas Pn se
transfieren de inmediato a las respectivas salidas Qn.
i.- En la salida Terminal Count del contador de unidades se produce un pulso de
salida 1 al llegar la cuenta a 9. Este pulso se no puede conectar directamente al
reloj CP del contador de decenas para contar desde 0 a 99.
j.- En la salida Terminal Count del contador de unidades se produce un pulso de
salida 1 al llegar la cuenta a 9. Este pulso se debe pasar por una puerta NOT y
conectar al reloj CP del contador de decenas para contar desde 0 a 99.
k.- Si por la carga paralelo se carga el N 14 decimal, el contador despus de 2
pulsos de reloj entrar en la cuenta normal 0 a 9 del contador BCD.

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