SISTEMAS DIGITALES SECUENCIALES

TRABAJO FINAL EVALUACION NACIONAL

Presentado a:

ING. CARLOS EMEL RUIZ

DIRECTOR DE CURSO

Realizado por:

NELSON CASTILLO
79.722.291

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA, UNAD

ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA
BOGOT, D.C., ABRIL 11 DE 2015
LM555

El integrado 555 es un elemento considerado como una valiosa herramienta para

las personas que estamos trabajando con circuitos sencillos. Para la configuracin
requerida en este circuito se utiliza como multivibrador astable, para lo cual el
circuito oscila a una frecuencia y ciclo de trabajo configurables mediante
resistencias y condensadores externos. La versatilidad de este integrado de
tecnologa bipolar, es que las frecuencias y ciclos de trabajo resultantes, no
dependen de la fuente de alimentacin.

A continuacin presentamos la configuracin interna del integrado 555:

El 555 puede operar a partir de 4.5V hasta 18V y puede manejar corrientes de
salida de hasta 200 mA

A continuacin adjuntamos una imagen con la descripcin de los 8 pines del

integrado:
Para que nos funcione en modo astable deben estar conectados las respectivas
resistencias y condensadores de la siguiente forma:

Para determinar la frecuencia que requerimos, lo hacemos con la manipulacin de

los valores de las resistencias y el condensador ubicados en serial.

CONTADOR SINCRONO CD40193

El CD40193B es un contador preajustable sncrono binario de 4 bits ascendente

descendente, el cual contiene 4 relojes conectados sincronizados y una
compuerta D tipo Flip Flop conectados como contador. Tiene un conteo de subida
en la entrada de reloj (CPU), un conteo de bajada (CPD), una entrada de carga
paralela (PL), cuatro entradas de datos en paralelo (D0 a D3), una entrada de
reinicio maestro asincrnica (MR), cuatro salidas de contador (Q0 a Q3), una
terminal de conteo ascendente activa en bajo (acarreo) de salida (TCU), y una
terminal de cuenta atrs en bajo (prestado) salida activa (TCD).

Las salidas del contador cambian de estado en la transicin de bajo a alto de

cualquiera de las entradas de reloj. Sin embargo, para el conteo correcto, ambas
entradas de reloj no pueden estar en bajo simultneamente. Las salidas TCU y
TCD estn normalmente en estado alto. Cuando el circuito ha alcanzado el
mximo conteo en el estado 15, la prxima transicin de alto a bajo de la CPU
har que TCU quede en bajo.

TCU permanecer bajo hasta CPU pasa a alto nuevamente. Del mismo modo, la
salida TCD ser bajo cuando el circuito est en el estado cero y CPD pasa a
estado bajo. Cuando PL est en estado bajo, la informacin sobre D0 a D3 se
carga de forma asncrona en el contador. Un estado alto en la RM pone a cero el
contador independiente de todas las otras condiciones de entrada. Las etapas de
contador son palancas estticas tipo Flip Flop.