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UNIVERSIDAD NACIONAL DE SAN AGUSTIN

FACULTAD DE INGENIERA DE PRODUCCIN Y SERVICIOS

ESCUELA PROFESIONAL DE INGENIERA ELECTRNICA

INFORME DE LABORATORIO DE ELECTRNICA DIGITAL

Integrantes: CRUZ QUISPE, EDUARDO


QUISPE HUANCA, JOEL
RAMIREZ LLERENA, NILTON

Horario: Lunes, 10:00 - 11:30 am

Laboratorio N: 03

Tema: Estudio de las compuertas lgicas digitales


mediante los circuitos integrados de tipo
TTL

Jefe de Prcticas: Ing. HUMBERTO SALAZAR CHOQUE

Fecha: 02 - 08 - 10

Arequipa Per
2do. Laboratorio
Tema: Estudio de las compuertas lgicas digitales mediante los circuitos integrados
de tipo TTL.

Objetivo: Proporcionar al alumno los modelos de circuitos integrados que contienen


las compuertas lgicas bsicas y comprobar sus tablas caractersticas de cada uno de
ellos.

- Compuertas lgicas de tipo And, Nand.


- Compuertas lgicas de tipo Or, Nor.
- Compuertas lgicas de tipo Or Exclusivo, Nor Exclusivo.
- Inversores lgicos.
- Circuitos Integrados tipo Open-Collector.
- Circuitos Integrados Tri-State.
- Retardos de Propagacin.

Equipos y Materiales:

- Osciloscopio, Multmetro.
- Mdulo Digital.
- Kit de Componentes.

1ra. Parte

1.1.- Conectar los circuitos que se indican en la figura y llenar la tabla respectiva:
Variar las entradas en todas las combinaciones posibles con los SW1 y SW2.
El punto TP1 (Test Point), conectar al CH1 del Osciloscopio y mida el voltaje.
Conecte el multmetro y mida el nivel de tensin respectivo.
De acuerdo a los datos obtenidos indique qu nivel lgico corresponde a cada
una de las mediciones efectuadas.

Para el desarrollo de este laboratorio se ha hecho uso de un par de Mdulos


Indicadores de Entrada, los cuales nos van a permitir, con tan slo presionar un
pulsador, establecer el estado lgico (0 1) en cada una de las entradas de las
compuertas lgicas de acuerdo a las tablas de verdad (visto que cada compuerta a
analizar consta de dos entradas). Asimismo y una vez presionado el pulsador, tambin
podr hacerse visible el estado lgico de cada entrada en un display de 7 segmentos el
cual va a trabajar conjuntamente con un C.I. decodificador 74LS47. Ambas entradas
cuentan con un circuito para el pulsador y un display con su decodificador.
Cada entrada tiene su denominacin tal y como lo muestra la fotografa: Entrada:
SW1 y Entrada: SW2. El estado lgico de la salida tambin se muestra en un display
de 7 segmentos (el cual tambin cuenta con su respectivo C.I. decodificador). En la
fotografa se le aprecia con la denominacin de: Salida.
Lo que se ha sealado en la fotografa como C.I. o Compuerta Lgica nos indica la
ubicacin (en el protoboard) donde colocaremos la compuerta lgica que vayamos a
probar.
Lo que se muestra a continuacin es una toma de medidas de tensin con ayuda de un
multmetro digital y un Osciloscopio. El circuito fue alimentado por una fuente de
voltaje DC para una Vcc = 5V.
Circuito # 1: Compuerta Lgica AND

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS08

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 147 mV 0.12 V 0
0 1 145 mV 0.12 V 0
1 0 145 mV 0.12 V 0
1 1 4.24 V 4.23 V 1

Circuito # 2: Compuerta Lgica NAND

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS00
SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 4.24 V 4.25 V 1
0 1 4.29 V 4.28 V 1
1 0 4.27 V 4.26 V 1
1 1 158 mV 0.14 V 0

Circuito # 3: Compuerta Lgica OR

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS32

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 76.8 mV 0.05 V 0
0 1 4.32 V 4.30 V 1
1 0 4.31 V 4.30 V 1
1 1 4.39 V 4.37 V 1

Circuito # 4: Compuerta Lgica OR exclusiva o XOR

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS86

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 30 mV 0.01 V 0
0 1 4.92 V 4.90 V 1
1 0 4.91 V 4.90 V 1
1 1 30 mV 0.01 V 0

Circuito # 5-a: Compuerta Lgica NOR exclusiva o XNOR con Salida de Colector
Abierto

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS266
SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 1.22 V 1.21 V (V)
0 1 241 mV 0.24 V 0
1 0 241 mV 0.24 V 0
1 1 1.22 V 1.21 V (V)

Al no estar conectada ninguna resistencia externa (PULL-UP) desde la salida hacia


Vcc, los valores de tensin medidos en la salida, para el caso de ambas entradas con
estado lgico bajo y alto (ambos 0 y ambos 1) no llegan al valor de tensin esperado:
valor aproximado a 5V, lo que equivale a un estado lgico alto. Es por eso que hemos
denotado con el valor de (V) el Nivel Lgico en la Tabla, para sealar que la compuerta
no est ejecutando una operacin lgica apropiada.

Circuito # 5-b: Compuerta Lgica NOR exclusiva o XNOR con Salida de Colector
Abierto y resistencia desde salida a Vcc

V1
5V
+V

TP1 NO DATA
SW1 R1 DC V
0V 1k
U1A

SW2
0V
74LS266

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 4.87 V 4.83 V 1
0 1 241 mV 0.24 V 0
1 0 241 mV 0.24 V 0
1 1 4.98 V 4.96 V 1

Circuito # 6: Compuerta Lgica NOT

TP1 NO DATA
DC V

SW1
0V U1A

74LS04

SW1 TP1 (OSC) VOLTIOS NIVEL LGICO


0 4.20 V 4.17 V 1
1 168 mV 0.17 V 0
Circuito # 7: Compuerta Lgica AND con Salida de Colector Abierto

TP1 NO DATA
SW1 DC V
0V
U1A

SW2
0V
74LS09

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 161 mV 0.15 V 0
0 1 160 mV 0.15 V 0
1 0 160 mV 0.15 V 0
1 1 1.22 V 1.21 V (V)

Al no estar conectada ninguna resistencia externa (PULL-UP) desde la salida hacia


Vcc, el valor de tensin medido en la salida, para el caso de ambas entradas con estado
lgico alto (ambos 1) no llega al valor de tensin esperado: valor aproximado a 5V
(estado lgico alto). Es por eso que hemos denotado con el valor de (V) el Nivel Lgico
en la Tabla, para sealar que la compuerta no est ejecutando una operacin lgica
apropiada.

Circuito # 8: Compuerta Lgica AND con Salida de Colector Abierto y resistencia


desde salida a Vcc

V1
5V
+V

TP1 NO DATA
SW1 R1 DC V
0V 1k
U1A

SW2
0V
74LS09

SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 247 mV 0.26 V 0
0 1 245 mV 0.25 V 0
1 0 245 mV 0.25 V 0
1 1 4.97 V 4.96 V 1
Circuito # 9-a: Buffer de tres estados, Triestado (Tri-State) con resistencia desde
salida a Vcc

V3
5V
+V

TP1 NO DATA
R1 DC V
74LS126 1k
SW1
5V U2A

G
SW2
0V

SW1 (IN) SW2 (G) TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 4.85 V 4.82 V 1 (Z)
0 1 173 mV 0.18 V 0
1 0 4.87 V 4.84 V 1 (Z)
1 1 4.93 V 4.92 V 1

Para el caso de compuertas Triestado, podemos observar tambin que se presentan dos
casos: Con la resistencia R =1K puesta desde la salida del buffer hacia Vcc (Circuito
# 9-a) observamos que, para cuando la patilla de Habilitacin / Inhibicin: G est en
0, no importando qu nivel lgico tenga la entrada: IN, obtenemos en la salida un
nivel lgico alto: esto se debe a que en la salida se ha establecido conexin con la
alimentacin Vcc=5V (el nivel lgico se ha denotado como: 1(Z)). Sin esa conexin
(Circuito # 9-b) hubiramos tenido un circuito abierto, lo cual denominaramos como
alta impedancia (el nivel lgico se ha denotado como: 0(Z))

Circuito # 9-b: Buffer de tres estados, Triestado (Tri-State) sin resistencia desde
salida a Vcc

TP1 NO DATA
DC V
74LS126
SW1
5V U2A

SW2
0V

SW1 (IN) SW2 (G) TP1 (OSC) VOLTIOS NIVEL LGICO


0 0 0.00 V 0.00 V 0 (Z)
0 1 0.101 V 0.10 V 0
1 0 0.00 V 0.00 V 0 (Z)
1 1 3.57 V 3.58 V 1
Retardos de Propagacin de una compuerta

Circuito # 10:

OSCILOSCOPIO L1 OSCILOSCOPIO
CH1 CH2

V1 U1A U1B U1C U1D U1E


CP1 Q1
CP2 Q2
74LS04

Dibuje en esta rea el retardo de propagacin que se observa en el osciloscopio,


dando magnitudes:

Lo que tenemos en el circuito de arriba es un generador de onda cuadrada, el cual se ha


establecido para una amplitud de 5V y una frecuencia de 1kHz, con las medidas
tomadas del osciloscopio se obtuvo la siguiente grfica:

CUESTIONARIO:

1. Mencionar las diferencias tcnicas entre la familia TTL y la CMOS.

Las diferencias ms importantes entre ambas familias son:

- En la fabricacin de los circuitos integrados se usan transistores bipolares par el TTL


y transistores MOSFET para la tecnologa CMOS
- Los CMOS requieren de mucho menos espacio (rea en el CI) debido a lo compacto
de los transistores MOSFET. Adems debido a su alta densidad de integracin, los
CMOS estn superando a los CI bipolares en el rea de integracin a gran escala, en
LSI - memorias grandes, CI de calculadora, microprocesadores-, as como VLSI.
- Los circuitos integrados CMOS es de menor consumo de potencia que los TTL. En el
caso de la tecnologa CMOS, la disipacin de Potencia depende la frecuencia de
trabajo del C.I.
- Los CMOS son ms lentos en cuanto a velocidad de operacin que los TTL (TTL
ideal para categoras SSI o MSI, tales como compuertas, Flip-Flops y Contadores).
Los Tiempos de Retraso de Propagacin en los TTL son menores que en el caso de
los CMOS.
- Los CMOS tienen una mayor inmunidad al ruido que los TTL.
- Los CMOS presentan un mayor intervalo de voltaje y un factor de carga ms elevado
que los TTL.
- Debido a su alta densidad de integracin, los CI MOS estn superando a los CI
bipolares en el rea de integracin a gran escala. (LSI - memorias grandes, CI de
calculadora, microprocesadores, as como VLSI).
- La Capacidad de Salida (Fan-Out) del CMOS es mayor que en la de los TTL.
- En TTL podemos encontrar compuertas con configuracin de salida de Colector
Abierto. En el caso de los CMOS encontramos la salida de Drenador Abierto.
- La lgica MOS es la familia lgica ms simple de fabricar ya que utiliza un solo
elemento bsico, el transistor N-MOS (o bien el P-MOS), por lo que no requiere de
otros elementos como diodos o resistencias (como el CI TTL).
- Susceptibilidad a la carga esttica: Las familias lgicas MOS son especialmente
susceptibles a daos por carga electrosttica. Esto es consecuencia directa de la alta
impedancia de entrada de estos CI.

En resumen podemos decir que:


TTL: diseada para una alta velocidad de operacin.
CMOS: diseada para un bajo consumo.
Actualmente dentro de estas dos familias se han creado otras, que intentan conseguir lo
mejor de ambas: un bajo consumo y una alta velocidad. La familia lgica ECL se
encuentra a caballo entre la TTL y la CMOS. Esta familia naci como un intento de
conseguir la rapidez de TTL y el bajo consumo de CMOS, pero en raras ocasiones es
empleada.

2. Defina los siguientes trminos:

a. Nivel de Umbral (Tensin de Umbral)

Umbral significa el cambio de estado o un cambio de estado, generalmente de


conduccin. Tal como "umbral" lo sugiere, un umbral es un lmite a partir del cual un
dispositivo semiconductor (tal como un diodo, un transistor, un FET) conduce o deja
de conducir (o se produce un determinado fenmeno, distinto del que vena
sucediendo hasta ese momento). Vale decir que, a partir o por debajo de determinada
tensin o voltaje se produce un fenmeno.

Por ejemplo, en un Diodo, la Tensin de Umbral es la que se necesita para hacer


posible la conduccin (propiamente dicha) en Polarizacin Directa: la tensin para la
que la corriente empiece a aumentar rpidamente se llama Tensin de Umbral del
diodo. Para un diodo de silicio, la tensin umbral puede aproximarse a la barrera de
potencial, aproximadamente 0,7 V. Un diodo de germanio, por otra parte, tiene una
tensin umbral de aproximadamente 0,3 V.
En nuestro caso, nos referimos a los transistores y diodos que trabajan en la
circuitera interna de una compuerta lgica especfica. La Tensin de Umbral es la
que define cundo un transistor est Encendido o Apagado, y en el caso del
diodo, cundo conduce o no. Todos estos cambios de Estado debido a que se alcancen
o no las Tensiones de Umbral son los que definen la Tensin de Salida de una
Compuerta Lgica y a su vez su estado Lgico (1 0).

b. Retraso de Propagacin

La velocidad en la que opera un circuito lgico determina cuan rpido el circuito


puede completar una tarea. Las limitaciones en velocidad surgen principalmente de 2
fuentes:

- El retraso encontrado por una seal en transitar por una compuerta.


- El nmero de niveles de un circuito, esto es, el nmero de compuertas que una
seal encuentra desde el punto de entrada al circuito y hasta la salida. A la
secuencia de compuertas desde la entrada hasta la salida se le conoce como
camino lgico.

Cuando una seal digital pasa a travs de un circuito lgico, siempre experimenta un
retraso o retardo temporal llamado RETRASO DE PROPAGACIN. Este tiempo
es muy importante porque limita la frecuencia mxima a la que es posible trabajar.

El Retraso en una compuerta de la familia TTL depende bsicamente del hecho de


que los transistores que forman una compuerta requieren un tiempo mayor a cero para
cambiar su estado entre corte y saturacin y viceversa. Este retraso se debe en gran
medida a la carga vista por la compuerta. Por lo tanto, en los circuitos TTL es posible
asumir que el retraso de la compuerta lgica tiene un tiempo predeterminado y que el
tiempo total de retraso de un circuito formado por compuertas TTL se obtiene
mediante la acumulacin de los retrasos de las compuertas que forman el camino
lgico.

En la familia CMOS el retraso no proviene solamente del tiempo que requieren los
transistores en cambiar de estado sino tambin del tiempo que requiere la
Capacitancia de las compuertas del Fan-Out en cargarse y descargarse. El retraso
debido al tiempo de transicin de los transistores se le conoce como Retraso
Intrnseco, mientras que el retraso debido a la capacitancia se le conoce como
Retraso Extrnseco. El Retraso Intrnseco es una funcin que depende en gran
medida del Fan-In (nmero de entradas que presenta una compuerta) de la compuerta;
mientras que el Retraso Extrnseco depende del Fan-Out (nmero mximo de
compuertas que pueden conectarse a la salida de una compuerta ya que la corriente
que sta puede entregar es limitada). Las compuertas con un Fan-In grande tienen
mayor retraso intrnseco que las compuertas con un Fan-In pequeo.

En la familia CMOS es recomendable incrementar el nmero de niveles de


compuertas para conservar el Fan-In pequeo y de esa forma reducir el retraso
intrnseco. El retraso extrnseco es causado por una limitante fsica impuesta por la
capacitancia: toma tiempo a la corriente de la compuerta que maneja el cargar o
descargar la capacitancia hasta el nivel de voltaje deseado.
El retraso extrnseco en una compuerta CMOS no puede ser calculado con precisin
contando el nmero de compuertas en el camino lgico. Es necesario revisar las
especificaciones del fabricante de forma que se obtenga el retraso dado por la carga
capacitiva a partir de unas curvas de retraso.

En la figura debajo mostramos la Respuesta de una compuerta AND a un impulso en


las entradas:

La respuesta al pulso mostrada en la figura ilustra el efecto de todos los transistores y


otros componentes en una compuerta. Los tiempos tpLH y tpHL son los retrasos de
propagacin de la transicin bajo-alto (cuando la salida cambia de 0 a 1) y alto-bajo
(cuando la salida cambia de 1 a 0) respectivamente. El tiempo de retraso de
propagacin es el tiempo transcurrido entre el cambio en la seal de entrada y la
respuesta de la salida. Los tiempos tpLH y tpHL no son necesariamente los mismos para
una compuerta en especfico. Los tiempos tr y tf son los tiempos de subida y bajada
respectivamente de la seal y se definen como el tiempo requerido por una seal en
hacer la transicin desde un 10% hasta un 90% de su valor final.

c. Entradas flotantes de un C.I.

Las Entradas Flotantes de un C.I. son entradas activas no utilizadas o sin conectar,
las cuales no se deben dejar sin determinar su estado o nivel lgico. Representan el
mayor motivo de los quebraderos de cabeza de los problemas de estabilidad.
Cuando una entrada de un circuito TTL se deja sin conectar, al aire o tambin
flotante, el efecto que produce es como si se conectara a nivel alto (2 a 5V). No se
deben dejar las entradas flotantes, ya que se comportan como una especie de
antena; pueden captar seales externas de ruido de carcter electromagntico, lo
cual puede perturbar el funcionamiento si el nivel de ruido elctrico ambiental es
suficientemente grande.
En el caso de la tecnologa CMOS, el problema es an mayor, ya que las entradas
flotantes producen el efecto de una polarizacin lineal, dando en la salida un estado
de tensin intermedio y fluctuante en funcin del ruido elctrico ambiental, lo cual
produce un consumo irregular y que puede ser excesivo, pudiendo incluso perturbar
el funcionamiento de otros circuitos del C.I.
La solucin general, consiste en unir las entradas no utilizadas con otras s utilizadas
o bien conectarlas a masa o positivo, segn el tipo de circuito, de manera que el
funcionamiento sea el correcto: Por ejemplo, si en un biestable no se emplea la
entrada de clear, y sta se activa por nivel bajo, dicha entrada se fijar a nivel alto
(+Vcc) (si se fijara a nivel bajo, el clear, estara continuamente activado y la salida
quedara fija a cero). Una cosa que no se debe hacer por norma, es conectar a masa
las entradas no utilizadas, ya que en el caso de, por ejemplo, una compuerta NAND,
la salida quedara fija en estado alto.

d. C.I. de tres estados (3-state).

Se les llama as debido al nombre que recibe la Configuracin de Salida Triestado


(independientemente de la funcin lgica implementada, la salida de una compuerta
puede tener esta configuracin de acuerdo a la aplicacin a la que se quiera integrar
dicha compuerta).
Los tres estados de salida son: alto, bajo y alta impedancia (alta Z). Cuando se
selecciona el funcionamiento lgico normal, mediante la entrada de Habilitacin/
Inhibicin: E, el circuito Triestado funciona de la misma forma que una puerta
normal. Cuando el modo de funcionamiento es de alta impedancia, la salida se
desconecta del resto del circuito.

La Configuracin de Salida Triestado considera un


transistor adicional (T5 en la figura de la
izquierda y Q2 en la de la derecha) a la
Configuracin Ttem-Pole de 4 transistores (en
otras referencias, el diodo D1 se conecta
directamente a la patilla de Habilitacin /
Inhibicin: E)
Haremos uso de la figura de la derecha, la cual
ilustra el circuito bsico de un inversor triestado
TTL. Cuando la entrada de Habilitacin/ Inhibicin
(E) est a nivel bajo, Q2 no conduce y el circuito de
salida funciona en la configuracin Totem-Pole
normal (funciona como una puerta normal). Cuando
la entrada E est a nivel alto, Q2 conduce.
Entonces en el segundo emisor de Q1 se produce un
nivel bajo, haciendo que Q3 y Q5 se apaguen y el
diodo D1 se polarice en directa, lo que hace que Q4
se apague tambin.
La principal aplicacin es la construccin de buses de comunicacin en los que cada
puerta deposita la informacin de manera aleatoria. NUNCA SE DEBEN
HABILITAR DOS PUERTAS AL MISMO TIEMPO. Un ejemplo de esta aplicacin
son los Buffer Triestado, y lo ms habitual es que este tipo de dispositivo vaya
integrado junto con el circuito correspondiente a una funcin lgica,
proporcionndole la posibilidad de disponer de salidas triestado. En la figura anterior
se puede ver la obtencin de una seal mediante la conexin de varias salidas
triestado.

3. Cul es la diferencia entre el C.I. 74LS08 y el 74LS09? Explique el funcionamiento


de cada uno de ellos.

C.I. 74LS08:

Es una Cudruple Compuerta AND. . El dispositivo contiene 4 compuertas


independientes que ejecutan la funcin lgica AND. Debajo se muestra cmo estn
organizadas las entradas y salidas de las 4 AND de este circuito integrado, visto desde
arriba. La semejanza con el otro (74LS09) es que tienen la misma ubicacin de patillas

C.I. 74LS09:

Es una Cudruple Compuerta AND con salidas de Colector Abierto. El dispositivo


contiene 4 compuertas independientes que ejecutan la funcin lgica AND. Se diferencia
con el C.I. 74LS08 en que sus salidas son de Colector Abierto, esto quiere decir que
dichas salidas requieren de resistencias o resistores externos (llamados PULL-UP) para
que las compuertas ejecuten una operacin lgica apropiada (que los valores de tensin
en la salida se aproximen a sus equivalentes lgicos de 0 1: 0V 5V, respectivamente).
Estas resistencias se deben calcular con ayuda de los valores de:

- Voltaje de Alimentacin: Vcc


- Voltaje de Salida: Nivel Bajo (Mximo), VOLmx
Nivel Alto (Mnimo), VOHmn
- Corriente de Salida: Nivel Bajo (Mximo), IOLmx
Nivel Alto de Fuga, IOHfuga
- Corriente de Entrada: Nivel Bajo (Mximo), IILmx
Nivel Alto (Mximo), IIHmx
Se puede calcular un valor mnimo de la Resistencia: Rmn (para un nivel Bajo en la
salida), y tambin un valor mximo: Rmx (para un nivel Alto en la salida). As:

Vcc - VOLmx Vcc - VOHmn


Rmn = Rmx =
IOLmx - IILmx IOHfuga - IIHmx

A continuacin mostramos una imagen de la circuitera interna de una compuerta de


Salida de Colector Abierto. Es posible distinguir la Resistencia externa (PULL-UP)
conectada a Vcc en la Salida.

La Tabla de Verdad del C.I. 74LS09 al igual que la del C.I. 74LS08, han sido deducidas
anteriormente como parte del desarrollo de este laboratorio.

4. En su opinin, qu compuerta sera el equivalente para el C.I. 74LS126.

Si hacemos que trabaje sin la resistencia: R=1K conectada desde su salida a Vcc,
tendramos la Tabla de Verdad de la Compuerta Lgica AND la cual definimos con el
C.I. 74LS08. Tambin con el C.I. 74LS09 (con su resistencia R=1K conectada desde su
salida a Vcc) Cudruple Compuerta AND con salida de Colector Abierto (Open
Collector).

TP1 NO DATA
DC V
74LS126
SW1
5V U2A

SW2
0V
SW1 (IN) SW2 (G) TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 0.00 V 0.00 V 0 (Z)
0 1 0.101 V 0.10 V 0
1 0 0.00 V 0.00 V 0 (Z)
1 1 3.57 V 3.58 V 1

CONCLUSIONES:

- Al estar conectada la resistencia externa de 1k desde las salidas de las compuertas


lgicas con salida de Colector Abierto hacia Vcc, se comprueba el buen funcionamiento
de estas compuertas, al mostrarnos niveles de tensin aproximados a 5V (estado lgico
alto) en los lugares de la Tabla correspondientes a los resultados de las operaciones
lgicas estudiadas.
- La composicin de un Bus de comunicaciones con ayuda de Buffers con configuracin
de Salida Triestado hace posible la llegada de varios estados lgicos a este bus,
descartando posibilidad de error al hacer funcionar un buffer a la vez para permitir la
transicin de estos estados de manera ordenada hacia otra etapa que los requiera.
- Debe tomarse en cuenta los tiempos de Retraso de Propagacin de las compuertas lgicas
a la hora de disear un circuito conformado por compuertas TTL, ya que el tiempo total
de retraso de ste se obtiene mediante la acumulacin de los retrasos de las compuertas
que forman el camino lgico.