APPUNTI DI

CIRCUITI ELETTRONICI DIGITALI

Aprile - Giugno 2009

Appunti di elettronica digitale tratti dalle lezioni del corso di Circuiti Elettronici
Digitali L-A alla facolt di Ingegneria Elettronica dellUniversit di Bologna tenute
dal professor B. Ricc e raccolti da Francesco Conti
INDICE DEI CONTENUTI

Transistori MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Struttura del transistore MOS . . . . . . . . . . . . . . . . . . . . . 4
Caratteristiche statiche del transistore MOS . . . . . . . . . . . . . 5
Modello alle variazioni a bassa frequenza del transistore MOS . . 7
Funzionamento ad alta frequenza del transistore MOS . . . . . . . 9
Logica FCMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Invertitore CMOS statico . . . . . . . . . . . . . . . . . . . . . . . . 12
Buffer e tri-state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Gate FCMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Logiche non FCMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Pass transistor e transfer gate . . . . . . . . . . . . . . . . . . . . . 20
Multiplexer a pass transistor . . . . . . . . . . . . . . . . . . . . . . 21
Circuiti domino . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Ripartizione di carica nei circuiti dinamici . . . . . . . . . . . . . . 23
Circuiti sincroni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Multivibratori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Multivibratori bistabili . . . . . . . . . . . . . . . . . . . . . . . . . 25
Multivibratori monostabili . . . . . . . . . . . . . . . . . . . . . . . 27
Multivibratori astabili . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Licenza . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

1
INDICE DELLE FORMULE

(1) Capacit del canale per unit di area . . . . . . . . . . . . . . . . . . . 6

(2) Conducibilit estrinseca . . . . . . . . . . . . . . . . . . . . . . . . . . 6
(3) Conducibilit intrinseca . . . . . . . . . . . . . . . . . . . . . . . . . . 6
(4) Modello analitico del transistore NMOS . . . . . . . . . . . . . . . . . 7
(5) Tensione di soglia con effetto Body . . . . . . . . . . . . . . . . . . . . 7
(6) Transconduttanza gm . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
(7) Conduttanza g0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
(8) Transconduttanza di bulk gm . . . . . . . . . . . . . . . . . . . . . . 9
(9) Corrente alle variazioni . . . . . . . . . . . . . . . . . . . . . . . . . . 9
(10) Tensione di overdrive . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
(11) Soglia logica dellinvertitore CMOS . . . . . . . . . . . . . . . . . . . 14
(12) Fattori di forma nellinvertitore CMOS simmetrico . . . . . . . . . . . 14
(13) Fattori di forma nellinvertitore CMOS simmetrico ad area minima . 14
(14) Ritardo di propagazione dellinvertitore CMOS simmetrico . . . . . 15
(15) Formule di Elmore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
(16) Capacit dingresso di un gate CMOS . . . . . . . . . . . . . . . . . . 16
(17) Tempo di propagazione 10% 90% con il metodo della resistenza
equivalente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
(18) Tempo di propagazione 50% con il metodo della resistenza equivalente 16
(19) Dimensionamento del transistor con il metodo della resistenza
equivalente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
(20) Buffer di massima efficienza . . . . . . . . . . . . . . . . . . . . . . . . 17
(21) Buffer con N invertitori . . . . . . . . . . . . . . . . . . . . . . . . . . 17
(22) Fattore di forma equivalente di una serie di n transistor . . . . . . . . 19
(23) Ripartizione di carica . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
(24) Durata dellimpulso di un multivibratore monostabile . . . . . . . . 28

2
(25) Tempo di recupero di un multivibratore monostabile . . . . . . . . . 28
(26) Durata del segnale basso nellastabile . . . . . . . . . . . . . . . . . . 29
(27) Durata del segnale alto nellastabile . . . . . . . . . . . . . . . . . . . 29

3
TRANSISTORI MOS
Struttura del transistore MOS
Il transistore pi diffuso in elettronica digitale il MOSFET, ovvero Metal-Oxide-
Semiconductor Field Effect Transistor, pi comunemente detto transistore
MOS. Il fatto che il MOS sia a effetto di campo significa che esso controllato
per mezzo di un campo elettrico, ovvero in tensione: sul terminale di controllo
non passa corrente di conduzione.
La struttura del transistore MOS fondamentalmente quella di un conden-
satore non lineare in cui una delle armature un conduttore (metal), in mezzo
c un dielettrico (oxide) e laltra faccia un semiconduttore (semiconductor). Il
campo elettrico che si forma in questo condensatore controlla la quantit di carica
in una regione detta canale, attraverso cui pu quindi scorrere una corrente
controllata.

Figura 1: Schema di principio di un transistore NMOS

I transistori MOS si dividono in:

n-channel o NMOS, in cui i portatori di carica nel canale sono elettroni

(negativi);

4
 p-channel o PMOS, in cui i portatori di carica nel canale sono lacune
(positive, si muovono pi lentamente degli elettroni).

Inoltre, a seconda che il transistore funzioni inserendo carica nel canale o toglien-
done, detto rispettivamente ad enhancement (arricchimento) o a depletion
(svuotamento). Il 90% dei transistor del tipo enhancement.
Dal punto di vista circuitale, il MOS un dispositivo a quattro morsetti: quello
di controllo detto gate, quello da cui proviene la corrente (nel NMOS) detto
drain, quello da cui esce detto source e poi c un quarto terminale detto bulk o
body che costituisce il substrato su cui costruito il transistore. Il bulk formato
da un monocristallo di silicio debolmente drogato di tipo p, source e drain sono
invece in contatto con zone di silicio fortemente drogate di tipo n.
Il transistore MOS controllato dalle tre tensioni VGS , VDS e VSB che nel
NMOS sono tutte positive. Le giunzioni SB, DB sono diodi in inversa e dunque
non conducono (se non una corrente piccolissima), per cui lunica corrente
significativa IDS . Il PMOS simmetrico in tutto al NMOS: le sue tensioni sono
tutte negative e in esso la corrente scorre da source a drain, ma per il resto
funziona in modo assolutamente identico.

Figura 2: Schema circuitale di un transistore NMOS

Caratteristiche statiche del transistore MOS

Si pu disegnare la transcaratteristica IDS (VGS ) tenendo costanti VSB = 0 e
VDS 100mV. Una VDS nulla annullerebbe ogni differenza fra source e drain
non permettendo lo scorrimento di corrento nel canale e spegnendo il transistore
(se invece fosse negativa, source e drain si scambierebbero poich il transistore
MOS simmetrico).
Dal grafico di IDS (VGS ) si pu approssimativamente dedurre una tensione
di soglia VT (di solito circa 0.6V) prima della quale il transistore spento e dopo

5
la quale si comporta approssimativamente come un resistore. Questa tensione
di soglia un parametro determinato durante la produzione a partire da una
corrente minima considerabile significativa. In ogni caso essa non pu essere n
troppo piccola (renderebbe il transistore difficile da spegnere) n troppo grande.
Variando VSB , si osserva una traslazione verso destra del diagramma, ovvero
un aumento della soglia. Questo effetto detto effetto body.
Laltra caratteristica interessante del transistore MOS IDS (VDS ), che molto
simile a quella di un transistore bipolare (tranne per il fatto che le correnti in
gioco sono molto pi piccole) ed suddivisa in due regioni: una zona triodo
dove IDS dipende da VGS (nella prima parte, in cui la dipendenza abbastanza
lineare, la zona detta anche zona lineare) e una zona di saturazione dove la
dipendenza estremamente limitata.
Nellapprossimazione che i transistori siano a canale lungo (non pi vali-
da per i transistori sub-micrometrici presenti nei moderni microprocessori),
possibile derivare dal funzionamento fisico teorico del transistore NMOS un
modello analitico statico ai grandi segnali del transistore NMOS. Si introduce
lapprossimazione di canale graduale: che il canale sia costituito da uno strato di
carica appoggiato allossido in cui gli elettroni si spostano per via di un campo
elettrico trasversale E e uno longitudinale Ek considerabili separatamente. Il
campo E dovuto, in questa approssimazione, alla tensione VGS e determina
come in un condensatore la quantit di carica presente nel canale; il campo Ek ,
dipendente da VDS , mette in moto le cariche del canale. Il moto delle cariche
approssimato come ohmico, ovvero a velocit costante vdrift : anche questa
approssimazione decade con i campi intensi presenti nei transistori odierni.
Si definisce la capacit del canale per unit di area come
ox
Cox = (1)
tox

dove tox lo spessore dellossido e ox la sua costante dielettrica. Definita la

mobilit degli elettroni n , si pu definire la conducibilit estrinseca
W
= n Cox (2)
L

e la conducibilit intrinseca
0
= n Cox (3)

Il modello analitico del transistore NMOS dunque dato da

6
 Spento (VGS < VT ):
IDS = 0

Saturazione (VGS VT < VDS ):

 
1 0 W  2
IDS = VGS VT (1 + VDS ) (4)
2 L

Triodo (VGS VT > VDS ):

  
0 W 1 2
IDS = (VGS VT )VDS VDS
L 2

Lineare (zona triodo con VDS 0):

 
0 W
IDS = [VGS VT ] VDS
L

La leggera di pendenza da VDS in zona di saturazione (regolata da un

parametro ) dovuta al fenomeno della modulazione di larghezza di canale.
La tensione di soglia VT calcolabile in base ad un parametro VT 0 e alleffetto
Body: hp i
p
VT = VT 0 + VSB + 2F 2F (5)

dove F un parametro senza particolare significato fisico nei transistor

odierni (in origine era il potenziale di Fermi).
In pratica il transistore si comporta come un circuito aperto se spento, come
un resistore controllato in tensione (dal condensatore gate-bulk) in regione lineare
e come un generatore di corrente dipendente in regione di saturazione.

Modello alle variazioni a bassa frequenza del transistore MOS

Per il transistore MOS si pu derivare da questo modello un modello equivalente
alle variazioni a bassa frequenza: in esso compaiono una transconduttanza gm
 
0 W
gm = VDS (in zona triodo)
L
p
gm = (VGS VT ) = 2IDS (in zona di saturazione) (6)

7
Figura 3: Caratteristiche IDS (VGS ) e IDS (VGS ) di un NMOS senza modulazione di
larghezza di canale

8
 una conduttanza duscita g0
 
g0 = (VGS VT ) VDS (in zona triodo)
g0 = 0 (in zona di saturazione con = 0) (7)
g0 = IDS0 (in zona di saturazione con , 0)

ed una transconduttanza di bulk gm

1
= (8)
2 VSB + 2F

La corrente alle variazioni dunque

iDS = gm vGS + g0 vDS + gm vSB (9)

Funzionamento ad alta frequenza del transistore MOS

Il funzionamento del transistore MOS a frequenza non nulla pu essere valutato
mediante il modello a controllo di carica. In qualsiasi componente controllato
da una tensione V, se la tensione cambia da V1 a V2 , anche la carica contenuta
al suo interno deve per forza cambiare, e quindi deve scorrere della corrente.
Poich la carica interna sar funzione della polarizzazione (ovvero una Q(V)),
sempre possibile definire una capacit differenziale
dQ
C=
dV
da cui la corrente che manca una
dQ dV
i= =C
dt dt
Le capacit differenziali di questo tipo costituiscono il principale effetto
capacitivo del MOS. Si tratta di capacit non lineari che cambiano molto a
seconda della polarizzazione del transistor. Esse derivano da effetti fisici diversi:

CGD e CGS sono capacit differenziali che descrivono la variazione della

carica mobile del canale e sono quasi nulle a transistore spento. Dipendono
sia da VGS che da VGD . Se VDS = 0, il canale orizzontale e
Qm = Cox (VGS VT )

9
 Figura 4: Capacit parassite del transistore MOS

Se si aumenta VGS , altra carica viene portata nel canale attraverso una
corrente che, poich VDS = 0, sar simmetrica. Dunque in questo caso
CGS = CGD . Se VDS , 0, invece, la corrente passa sempre pi attraverso il
source e sempre meno attraverso al drain, fino ad arrivare a saturazione,
dunque CGS > CGD . Parallela a questa capacit, vi una capacit costante
dovuta alla piccola zona di sovrapposizione fra il drogaggio n+ dei terminali
source e drain e il metallo del terminale di gate.

CSB e CDB vengono dalla giunzione n+ p , che un diodo in inversa.

Anchesse sono uguali per VDS = 0 e si differenziano per VDS > 0.

CGB modella una complessa variazione di carica fra gate e bulk ed tra-
scurabile sopra soglia ma la capacit caratteristica del transistore quando
esso spento. Come gi osservato prima, in senso trasversale il transistore
MOS un condensatore: esiste una tensione, detta tensione di flatband
VFB (circa 1V), per cui esso scarico (infatti, per via della giunzione,
non applicando nessuna tensione ci sarebbe un movimento di carica: il
condensatore si comporterebbe come una pila). Se la tensione fra gate e
bulk si riduce a 0, il gate tende a caricarsi positivamente sulla superficie a
contatto con lossido, mentre nel bulk, che non un buon conduttore, la
carica negativa non si concentra tutta sulla superficie dellossido ma occupa
unarea pi ampia. Infatti, gli elettroni, muovendosi verso linterfaccia con
lossido dove si accumulano formando la carica mobile, lasciano scoperti
atomi di boro di drogaggio intrappolati nel cristallo che formano una carica
fissa (e nota), la maggior parte. Aumentando la VGS , il canale si riempie
sempre di pi di carica mobile, finch questa non supera la carica fissa, e il
transistor si accende (VGS = VT ). Se si sposta una carica Q da un punto

10
 allaltro del silicio situato a distanza d, la variazione di campo elettrico sar
E = Q
dunque
Q
=
V d
un buon modello per la capacit differenziale. Essa diminuir allaumento
della tensione (poich aumenta la distanza), ma quando la carica mobile
diventa rilevante torna ad aumentare.

Nella pratica, almeno per il calcolo a mano, si lavora spesso con valori fissi, con
il metodo del caso peggiore.

11
LOGICA FCMOS
Invertitore CMOS statico
In logica FCMOS (fully complementary MOS) si utilizzano insieme transistor
NMOS e PMOS per garantire alle porte logiche alcune utili propriet. Innanzitutto,
un invertitore CMOS (il circuito FCMOS per eccellenza) statico, ovvero mantiene
il proprio stato finch mantenuto collegato allalimentazione. Ha poi delle
buone propriet come unadeguata non-linearit, un ottimo swing logico (da 0 a
VDD ) ed simmetrico.

Figura 5: Invertitore CMOS

Il funzionamento dellinvertitore il seguente:

per Vin = 0V, VGSn = 0V e dunque il transistore n spento. VGSp =

VDD quindi il transistore p acceso. Fra VDD e massa non c corrente,
dunque luscita necessariamente VDD . Tale situazone si mantiene anche
aumentando la Vin , fino a quando non si raggiunge la tensione necessaria
affinch VGS superi la tensione di soglia. Tale tensione detta tensione di
overdrive:
Vov = VGS VT (10)

per Vin = VDD , VGSn = VDD e VGSp = 0: la situazione del tutto simmetri-
ca alla precedente: anche qui la corrente nulla e, poich lunico transistore

12
 acceso quello n, la tensione duscita necessariamente 0 fino a quando
non si diminuisce Vi n fino a VDD VT n

nella zona intermedia, tutti i transistori sono accesi. Se

Vin VT n > Vout

il transistore n in zona triodo, mentre se

Vin VT n < Vout

esso lavora in zona di saturazione; viceversa per il transistore p.

Figura 6: Caratteristica statica dellinvertitore CMOS

Quando entrambi i transistori sono in saturazione, dalle espressioni della

corrente si ricava che Vin non pi una funzione, bens un numero:

n p
(Vin VT n )2 = (Vin VDD VT p )2
2 2
s
n

(Vin VT n ) = VT p (Vin VDD )
p

13
 Quindi qui la caratteristica verticale e Vin la soglia logica VLT . Nelle
altre due zone, la caratteristica statica si raccorda con le due zone a corrente
nulla.

La soglia logica o logic threshold VLT dellinvertitore si pu trovare sempli-

cemente risolvendo la precedente equazione:
r 0 W
n ( )
VDD + VT p + VT n 0 WL n
n ( L )p
VLT = r 0 W (11)
n ( L )
1+ 0
n ( W
n

L )p

La scelta di una VLT simmetrica generalmente la migliore. In tal caso,

VDD
VLT =
2
La condizione affinch linvertitore sia simmetrico che i due transistori abbiano
le stesse propriet:    
0 W 0 W
n = p
L n L p
Poich la differenza fra la conducibilit intrinseca del transistore p e di quello n
sta nella differenza fra le mobilit di elettroni e lacune, si ricava facilmente che
   
W n W
= (12)
L p p L n

n
dove generalmente p
2, 5 3.
Volendo, spendendo un altro grado di libert, si pu progettare un gate ad
area minima e simmetrico ponendo
    r
W L n
= = (13)
L p W n p

In realt, linvertitore ad area minima non in generale il pi conveniente:

infatti ci si priva di un grado di libert che invece si rivela utile per controllare il
tempo di propagazione dellinvertitore.
Il transitorio dellinvertitore legato al suo carico: un oggetto piuttosto
complesso poich a carico di un gate ci saranno diversi altri gate oltre alle linee di
interconnessione. In prima approssimazione, considereremo le interconnessioni

14
dei semplici corticircuiti caratterizzati da R = 0, L = 0, C = 0: i gate a carico,
poich il principale effetto parassita del transistore MOS sono le sue varie capacit,
costituiscono un carico di tipo capacitivo. La seconda approssimazione che,
essendo tali capacit non lineari, le si assumeranno uguali ad una costante
(peggiorativa) Cin che definiremo come capacit dingresso di un invertitore
(per gate di tipo diverso, assumeremo la stessa Cin . Con tali approssimazioni,
consideriamo il transitorio in discesa. Allinizio VDD VT n 6 V0 , dunque il
transistore in saturazione:
dV0
IC = CL
dt
dV0
CL n = dt
2
(VDD VT n
Integrando fra VDD e VDD VT n (zona di saturazione), si ottiene che
CL VT n
Fsat = n
2
(VDD VT n )2
Per la zona triodo si considera
dV0
CL
= dt
n (VDD VT n )V0 21 V02
e si integra fra VDD VT n e VOLmax :
 
2CL 1 2(VDD VT n ) VOLmax
Flin = log
n 2(VDD VT n ) VOLmax
Sommando le due componenti, si ottiene il tempo di discesa. Poich, nel dimen-
sionamento simmetrico, questo tempo coincide necessariamente con il tempo di
salita, la media fra i due, cio il tempo di propagazione,
 
2CL 1 VT n 1 2(VDD VT n ) VOLmax
PD = W
0 + log
L n
n V DD V T n VDD VT n 2 VOLmax
(14)

Gli effetti delle interconnessioni, in effetti, si possono riassumere approssima-

tivamente sostituendo le interconnessioni con celle RC. In tal caso le formule di
Elmore permettono di stabilire un limite superiore per il ritardo delle celle:
T 1 = R1 C 1
T2 = (R1 + R2 )C2 (15)
T3 = (R1 + R2 + R3 )C3
...

15
 Inoltre, ad alte frequenze, gli effetti di tipo propagatorio non sono pi
secondari: dunque le linee di interconnessione devono essere modellate come
celle RLC. Un altro fenomeni che complica ulteriormente la modellizzazione il
crosstalk: linee di interconnessione vicine possono accoppiarsi capacitivamente
e quindi scambiarsi parte del segnale.
Nel modello pi semplice, le varie capacit parassite possono essere portate
tutte allingresso del gate: le capacit che operano fra ingresso e uscita vengono
moltiplicato per 1 AV (effetto Miller). In questo modo, un modello ragionevole
per la capacit dingresso dellinvertitore
    !
W W
Cin = Ki Cox L2 = Ki Cox (WL)n + (WL)p 1014 F (16)


+
L n L p

dove Ki un coefficiente sullordine di 1-10 (se non segnalato, lo si suppone

uguale a 1). La Cout avr anchessa una forma simile. Questo modello am-
piamente semplificato, ma permette di capire il funzionamento di un circuito
senza complicazioni matematiche eccessive; per risultati pi esatti necessario
simularlo.
Un metodo ancora pi semplificato per calcolare i tempi di propagazione
considerare il transistor come una resistenza equivalente controllata da un tran-
sistore: tale resistenza calcolata come una media della funzione dVdDS IDS (VDS )
ed detta resistenza equivalente. In questo modo il resistore pu essere trattato
esattamente come un comune circuito RC. Il tempo di salita o di discesa fra il
10% e il 90% dunque
t10%90% = Req CL log 10 (17)

mentre quello necessario per raggiungere la soglia logica

t50% = Req CL log 2 (18)

Per il dimensionamento dei transistor, spesso conviene definire una resistenza

equivalente di riferimento, cio quella per VGS = VDD per il transitorio 10%
90% e con W L
= 1. In tal caso, si pu dimensionare un transistor utilizzando
questa formula:    
W Reqrif W
= (19)
L n Reqn L rif

Ovviamente, lo stesso vale per transistori p.

16
Buffer e tri-state
Generalmente i gate CMOS devono tenere a carico capacit dellordine di
1014 F. Se le capacit sono pi grandi, come spesso accade quando si esce
dal chip, il modo pi efficiente per gestirle mantenendo minimo il tempo di
propagazione utilizzare una serie di N invertitori sempre pi grandi di un fattore
G. Minimizzare il tempo di propagazione significa minimizzare tot , essendo
tip e Ctip rispettivamente il tempo di propagazione e la capacit dingresso
dellinvertitore a dimensionamento tipico:

tot = (N + 1)tip G
Ctip GN+1 = CL

da cui  
G CL

tot = log
log G Ctip tip

1 CL
N+1 = log
log G Ctip
Ponendo
dtot
=0
dG
si ottiene

G=e (20)
CL
N = log 1
Ctipica

Questo anche il buffer ad area minima. In ogni caso, volendo utilizzare un

diverso numero N di invertitori nel buffer, la soluzione migliore porre
s
CL
G = N+1 (21)
Ctipica

Un altro problema che pu essere risolto con lutilizzo dei buffer, oltre a
grandi capacit a carico, quello dei circuiti che condividono unuscita. chiaro
se le uscite di due circuiti in parallelo sono ad esempio uno 0 ed 1, si forma
sulluscita comune un nodo di conduzione fra alimentazione e massa che non
dovrebbe esistere e che assumer un potenziale intermedio fra 0 e VDD . Per fare
in modo che solo un circuito alla volta utilizzi una certa linea come uscita, e
dunque evitare questo problema, si utilizzano i buffer tristate: buffer controllati
da un segnale di enable che, se disattivato, porta luscita del buffer in uno stato

17
detto di alta impedenza. In tale stato tutti i transistor dello stadio finale del buffer
sono spenti e dunque il nodo duscita ad alta impedenza. Un simile buffer
pu essere realizzato facilmente anteponendo qualche stadio di circuiti logico
agli invertitori del buffer. Dal punto di vista del dimensionamento, tali porte
logiche (FCMOS) possono essere facilmente ricondotte ad invertitori e dunque
non costituiscono un problema ulteriore.

Gate FCMOS
Linvertitore CMOS costituisce la base su cui vengono costruiti tutti i gate FCMOS.
Tutti i gate sono costituiti da una rete di pull up di transistori PMOS e da una di
pull down di transistori NMOS, dimensionate generalmente in modo simmetrico.
La funzione logica della rete gi contenuta tutta in una delle due reti.

Figura 7: Gate FCMOS generico

La rete di pull up posta fra uscita e alimentazione e ha il compito di

tenere alta la tensione duscita; la rete di pull down posta fra uscita e massa

18
ed ha il compito esattamente opposto. La procedura per implementare una
funzione logica generica consiste solitamente nel ricondursi ad una forma del
tipo f = (. . . ). In una forma del genere, nella rete di pull down gli OR sono
costituiti da transistori in parallelo e gli AND da transistori in serie. Costruita
la rete di pull down, si pu costruire in modo simmetrico la rete di pull down,
convertendo le serie in paralleli e i paralleli in serie.
Alcune difficolt nel progetto di gate FCMOS pi complessi dellinvertitore
sono:

transistori con VSB non sempre nullo, quindi presenza delleffetto Body;

nodi di segnale non collegati a massa o alimentazione, quindi presenza di

capacit equivalenti verso massa;

glitch delluscita, ovvero commutazioni non desiderate dovute al tempo di

propagazione non nullo;

transistori in serie.

In particolare, il fatto di avere transistori in serie limita la corrente e dunque

rallenta i dispositivi. In prima approssimazione, non considerando leffetto body,
due transistori si comportano come un unico MOS di lunghezza doppia, ovvero,
poich I W L
, un unico MOS che conduce la met. Per non peggiorare il tempo
di propagazione, dunque, necessario dimensionare con un fattore di forma
doppio rispetto al normale. In generale, per non sommare questo effetto a quello
della minore mobilit nei transistori p, si cerca di tenere le serie di transistori il
pi possibile nella rete di pull down: ad esempio, il gate NAND pi piccolo del
cugino NOR (se np = 3, il NOR occupa 14 unit di area e il NAND 10).
In generale, il fattore di forma equivalente di una serie di n transistor
   
W 1 W
= (22)
L eq n L

Per non diminuire la velocit del gate, dunque necessario sovradimensionare

i transistor di un fattore n.

19
LOGICHE NON FCMOS
Pass transistor e transfer gate
Non tutte le funzioni logiche sono convenientemente implementate utilizzando
solo logica FCMOS. Il modo pi semplice per utilizzare i transistor sfruttarli
semplicemente come interruttori che permettono al segnale di passare oppure
no: i pass transistor. Il suo funzionamento di base ovvio: quando si ha una

Figura 8: Pass transistor

tensione alta sul gate, il segnale passa, altrimenti non passa. Molto pi complessi
e interessanti sono i suoi problemi:

portare a 1 luscita significa fondamentalmente caricare una capacit CL ,

operazione che gli NMOS svolgono in modo non molto efficiente. Infat-
ti laumento della tensione di uscita (con VDD in ingresso) diminuisce
loverdrive:
Vov = VDS VT n = VDD VCL VT n
Quando la tensione di uscita raggiunge VDD VT n , il transistore si spegne,
e luscita non raggiunge mai la tensione di alimentazione;

il problema al punto precedente peggiorato dal fatto che VSB aumenta e

dunque VT n > VT 0 per leffetto body;

lo spegnimento del pass transistor (transizione 1 0 sul gate) porta alla

formazione di un partitore capacitivo fra la capacit CL a carico e la capacit
duscita del gate stesso: la tensione di uscita dunque si abbassa rispetto a
quella a pass transistor acceso; tale fenomeno denominato ripartizione
di carica;

anche in condizioni statiche, con il pass transistor spento, il nodo duscita

ad alta impedenza e dunque la carica in esso contenuta tende a sfuggire
anche per effetti piccolissimi come la corrente in inversa dei diodi contenuti
nel transistor;

20
 il potenziale del condensatore abbassato anche dalla carica contenuta
nel canale che, quando il transistore viene spento, defluisce verso drain e
source.

I numerosi problemi del pass transistor (comunque non sufficienti a renderlo

un oggetto inutile) sono in buona parte risolti nel transfer gate, che unisce un
transistor NMOS con un PMOS che ha caratteristiche simili ma complementari
(non necessario che sia dimensionato in modo simmetrico). Il transfer gate

Figura 9: Transfer gate

compensa buona parte dei problemi del transfer gate e permette di portare a
VDD luscita.

Multiplexer a pass transistor

Figura 10: Multiplexer a 2 ingressi

21
 Un utilizzo particolarmente interessante del pass transistor il multiplexer,
circuito che permette di realizzare funzioni differenziate a seconda degli ingressi
Vi .
Con un MUX si pu realizzare in teoria qualsiasi funzione logica; in pratica
questo avviene a scapito della velocit, in particolare per la presenza di serie
di molti transistor e per i difetti analizzati precedentemente. Ciononostante, la
semplicit di questo circuito lo rende comunque attraente dal punto di vista
progettuale.

Circuiti domino
Poich in un circuito FCMOS la rete di pull down determina gi lintera funzione
logica, possibile costruire un circuito che comprenda solo questa parte. Tale
circuito, per, sar dinamico e non statico come un circuito FCMOS. Tale tipologia
di circuiti detta domino o ripple.

Figura 11: Gate domino generico

Il funzionamento del gate domino si suddivide in una fase di precarica in cui

luscita OUT incondizionatamente alta: CL = 0 e la rete di pull up costituita
unicamente da un transistore p mantiene alta luscita. Quando CL = 1, si passa
alla fase di valutazione, in cui la rete di pull down, attivata dal transistore n,

22
scarica il nodo OUT se necessario, a seconda degli ingressi e della funzione logica
implementata.
Di fatto, nella fase di precarica si assiste alla carica di un condensatore che
nella fase di valutazione pu essere scaricato, se si forma un percorso conduttivo
verso massa, o mantenuto nel suo stato, nel caso che tale percorso non si ferma.
In questultimo caso, il nodo OUT collegato al resto del circuito mediante
transistori spenti: un nodo ad alta impedenza che tender a scaricarsi in qualche
modo se CL non abbastanza rapido. Questo rende i circuiti domino di tipo
dinamico. Tuttavia, non si tratta di circuiti sincroni poich il segnale si propaga
come in un blocco combinatorio. Linvertitore alla fine del circuito serve sia ad
alzare la capacit per ridurre gli effetti di ripartizione di carica, sia per fare in
modo che i transistori del successivo gate rimangano spenti in fase di precarica.
La logica domino permette di ridurre larea occupata da gate con molti
transistor (quasi alla met che nel caso FCMOS) ma in cambio richiede un clock
e non statica.

Ripartizione di carica nei circuiti dinamici

La ripartizione di carica o charge sharing un fenomeno tipico dei circuiti
dinamici, in cui linformazione viene immagazzinata temporanemante in nodi
ad alta impedenza sotto forma di carica elettrica.

Figura 12: Ripartizione di carica

Utilizzando un normale interruttore, che viene chiuso fra due capacit C1 e

C2 , s ha che
C1 V1 + C2 V2
Vf =
C1 + C2
Utilizzando un transistor, sono in gioco anche due capacit parassite CA e CB . Se

23
 la variazione del clock che controlla il gate del pass transistor,
V1 (C1 + CA ) + V2 (C2 + CB ) + (CA + CB )
Vf = (23)
C1 + C2 + CA + CB

La ripartizione di carica crea molti problemi per i circuiti dinamici, poich

quando si formano nodi ad alta impedenza (ad esempio nei circuiti domino se
OUT non deve essere scaricato in fase di valutazione) si formano ovviamente
paralleli di capacit parassite. Tenere alte le tensioni dei nodi per un tempo
sufficiente uno dei problemi principali di progetto nei circuiti dinamici.

Circuiti sincroni
Nei circuiti sincroni lelaborazione avviene in due stadi, ripetuti in maniera suc-
cessiva: una rete combinatoria che elabora i segnali binari in ingresso attraverso
opportune funzioni logiche, separati attraverso un interruttore (temporizzato
da un segnale di clock da blocchi di memoria che mantengono i valori ricevuti
al precedente intervallo di clock e alimentano altre reti combinatorie: e il ciclo
ricomincia. In questo modo lelaborazione si propaga e in ogni periodo di clock
una rete combinatoria elabora il risultato che la precedente rete combinatoria ha
elaborato nel precedente periodo di clock.

Figura 13: Esempio di circuito sincrono con due clock sfasati

Il modo pi inefficiente ma anche pi semplice per far propagare lelabora-

zione mediante due clock sfasati 1 e 2 . un metodo inefficiente, in quanto
bisogna conoscere e mantenere costanti lungo tutto il chip ben due parametri:
il periodo di clock (che deve essere paragonabile al tempo di propagazione
PD ) e soprattutto lo sfasamento, che molto difficile da tenere costante. Nei
chip moderni si usano dunque soluzioni differenti, ad esempio pass transistor
alternativamente n e p controllati da un unico clock.
Nei circuiti sincroni, il blocco di memoria pu essere fondamentalmente di
due tipi: memoria statica, che sfrutta la retroazione positiva di due invertitori
per mantenere immagazzinato un dato, e memoria dinamica, che immagazzi-
na linformazione in una capacit (ad esempio nella capacit parassita di un
transistore MOS), ma solo per un breve periodo di tempo.

24
MULTIVIBRATORI
Multivibratori bistabili
I multivibratori sono circuiti che sfruttano la retroazione positiva di invertitori
per ottenere effetti particolari, quali memorizzare un dato, riportare unuscita a
un certo livello dopo qualche tempo o produrre una oscillazione.

Figura 14: Bistabile fondamentale

Il multivabratore pi semplice, detto bistabile, costituito da due invertitori

chiusi in retroazione luno sullaltro. Un circuito di questo tipo ha tre punti di
equilibrio: due in cui gli invertitori lavorano in regime digitale (con 1 e 0) e a
guadagno praticamente nullo, e uno in cui tutte le tensioni corrispondono alla
soglia logica VLT , e il guadagno molto elevato. Mentre i primi due punti sono
stabili, in quello ad alto guadagno basta una piccola perturbazione ed il circuito
si porta autonomamente in una delle due situazioni stabili (questa la ragione
del suo nome).
Aggiungendo qualche circuito per controllare il dato, il bistabile pu essere
reso adatto a memorizzare informazione in modo statico: questo tipo di circuiti
sono denominati flip-flop.

Figura 15: Flip-flop set-reset a livello logico

Il pi semplice flip-flop set-reset (reso sincrono mediante laggiunta dei

due AND) ha una configurazione vietata: la 11 se realizzato a NOR, la 00 a
NAND. Passando a tale configurazione, infatti, il circuito diventa instabile e

25
quindi luscita assume un valore casuale, o 0 o 1. Il clock impedisce alluscita di
modificarsi fintantoch rimane a 0. Finch CK = 1, questo circuito per risente
di ogni cambiamento sugli ingressi (anche uno non voluto): si dice che esso
sensibile ai livelli.
In effetti non necessario usare tutti quei gate per implementare un flip-flop
SR: sono sufficienti 8 transistor. Il funzionamento del circuito ha comunque come
cuore una coppia di invertitori.

Figura 16: Flip-flop set-reset a livello circuitale

Per eliminare la sensibilit ai livelli, si pu rendere sensibile il circuito solo

alle variazioni in un tempo pari al ritardo di propagazione di un invertitore,
come avviene nel flip-flop SR che segue.
Rimane ancora il problema degli ingressi vietati. Per eliminarlo, esistono
svariate altre tipologie di flip-flop, quali il JK e il D, realizzabili anteponendo a
un flip-flop SR altri circuiti logici. Inoltre, per utilizzare i flip-flop come linee
di ritardo, esiste una particolare configurazione di due flip flop in cascata,
detta master-slave. Tutte queste configurazioni sono molto utilizzate nei circuiti
dinamici

26
 Figura 17: Flip-flop set-reset non sensibile ai livelli

Multivibratori monostabili
Il multivibratore monostabile un circuito che tende ad assumere un unico valore
stabile, anche se viene commutato. La retroazione positiva rende piccolissimo il
tempo di propagazione, che tende ad essere nullo rispetto alla costante di tempo
RC del circuito.

Figura 18: Multivibratore monostabile

Allequilibrio, il condensatore C un circuito aperto e cos anche linvertitore,

che ha necessariamente ingresso alto e uscita bassa. Dunque il nodo A si trova a
potenziale alto. Questo implica che in equilibrio C sia scarico. Il guadagno danello
nullo e il circuito stabile. Mandando Vin a 1, il nodo A passa istantaneamente
(per quanto detto prima sul tempo di propagazione) a 0 e, poich in un tempo
nullo la tensione sul condensatore non pu cambiare, trascina a 0 anche il nodo
B: questo effetto denominato bootstrap. Trovandosi a potenziale basso ma
collegato a VDD attraverso una resistenza, il condensatore tender a ricaricarsi
portando in alto VB come un circuito di costante RC. Finch VB rimane sotto la
soglia logica VLT , luscita del circuito rimane alta (indipendentemente da Vin

27
che nel frattempo pu tornare basso). Non appena VB supera VLT , linvertitore
scatta portando a 0 luscita e facendo scattare la tensione VB a VDD + VLT (questo
fra laltro lunico modo per portare in un circuito digitale una tensione pi
alta dellalimentazione). Dopo un tempo di scarica, anchesso con costante RC,
il circuito si ritrova nella situazione iniziale. La durata dellimpulso prodotto,
sulla base di questo ragionamento, data da

t
VB (t) = VB () + VBin VB () e RC
t
VLT = VDD (1 e RC )
per cui
VDD
t = RC log (24)
VDD VLT

Dopo la fine dellimpulso, prima di poterne produrre uno nuovo, bisogna

aspettare che il condensatore si scarichi. Considerandolo scarico a VB = 1, 1VDD
(in linea di principio ci vuole un tempo infinito per scaricarlo), il tempo di
recupero data da
t
0, 1VDD = VLT e RC
e quindi
VLT
tR = RC log (25)
0, 1VDD

Multivibratori astabili

Figura 19: Multivibratore astabile

Il multivibratore astabile non ha un punto di lavoro stabile: lunico punto di

equilibrio la soglia logica poich, in condizioni statiche, il primo invertitore
retroazionato su se stesso e C un circuito aperto. Se Vout commuta verso il
basso, significa che lingresso del secondo invertitore ha commutato verso lalto,

28
ovvero che VA sceso sotto VLT . VA cerca di risalire verso VDD , ma quando arriva
a VLT fa commutare gli invertitori e, per effetto bootstrap, portato a VDD + VLT :
comincia quindi un transitorio di discesa, ma di nuovo quando arriva a VLT fa
commutare gli invertitori, e il ciclo ricomincia. Lastabile dunque genera unonda
quadra digitale. Il duty cycle pu essere calcolato in modo analogo alla durata
dellimpulso nel monostabile: lintervallo di tempo in cui il segnale basso

2VDD VLT
L = RC log (26)
VDD VLT

mentre quello in cui il segnale alto

VDD + VLT
H = RC log (27)
VLT

Questo circuito, contrariamente alle apparenze, non pu essere utilizzato per

generare il segnale di clock perch la costante RC non pu essere troppo piccola
(altrimenti entrano in gioco capacit e resistenze parassite che la renderebbero
imprecisa). Per generare il clock si usano circuiti particolari con isteresi come il
trigger di Schmitt.

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