PRCTICA 1

Jerarqua de Memoria, 1 Parte

ARQUITECTURA DE COMPUTADORES. 2 CURSO

1. OBJETIVOS
La presente prctica pretende ilustrar la estructura interna que poseen la memoria cach y la memoria principal de un
computador, as como la decodificacin de la direccin de acceso a las mismas. De igual forma se pretende trabajar con una
traza bsica de acceso a la jerarqua de memoria para comprobar el funcionamiento de las diversas polticas de ubicacin.
La sesin prctica se dividir en dos partes, de manera que en la primera de ellas se identificarn los datos de la
jerarqua de memoria y se construir al completo el sistema de manera terica y sobre papel. En la segunda parte, se har uso
de un entorno creado sobre una hoja Excel, que permite reconstruir la jerarqua de memoria y simular los accesos a la misma.
2. PREPARACIN

Antes de acudir a la sesin de laboratorio el alumno debe:

1) Leer y asimilar los contenidos tericos del apartado 3.
2) Realizar el cuestionario que se encuentra en la ltima pgina de este boletn de forma
manuscrita. Este cuestionario deber ser entregado al profesor al comienzo de la sesin.

3. INTRODUCCIN AL ENTORNO

Figura 1. Vista general de la herramienta de simulacin de trazas.

El entorno aportado consiste en una tabla Excel con mltiples macros en Visual Basic incrustados en sus celdas. De esta
forma, se aporta cierta inteligencia a la hoja de clculo, aportndonos cierta informacin a partir de una traza de acceso a
memoria. Los campos con fondo amarillo son los que el usuario puede configurar, el resto es calculado automticamente en
cuanto se pulsa en el botn Calcular Accesos.

1. La parte superior del entorno presenta la informacin esencial, entre la que se puede encontrar lo siguiente:
Informacin bsica de la memoria cach: se le puede aportar el tamao en bytes, el tamao de bloque, la
asociatividad de la cach y el tamao de las direcciones (o, lo que es lo mismo, el tamao de memoria principal
que puede direccionar el procesador).

Figura 2. Informacin de la memoria cach.

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 Polticas de Escritura y Reemplazo: en las polticas de escritura se permiten seleccionar nicamente las dos
combinaciones ms lgicas, que son CB-WA y WT-NWA. En cuanto a polticas de reemplazo, permite
seleccionar entre LRU, Aleatorio, FIFO y LFU.

Figura 3. Polticas de escritura y reemplazo.

Distribucin de los campos de la direccin y estructura de la memoria cach: tras los datos introducidos, se
genera de forma automtica una serie de informacin concerniente al nmero de bits para cada uno de los
campos que forman la direccin de acceso a memoria. Estos campos son: nmero de lneas o conjuntos, tamao
en bits del campo desplazamiento, tamao en bits del campo ndice y tamao en bits de la etiqueta.

Figura 4. Estructura final de la memoria cach y de la decodificacin de la direccin.

2. Fichero de Traza:

Se sita en la parte izquierda de la zona inferior. En ella, se especifican los accesos a la memoria, mediante las
direcciones fsicas que coloca el procesador en el bus de direcciones. Estos accesos pueden ser de dos tipos: de lectura
(simulan instrucciones de tipo load) y de escritura (simulan instrucciones de tipo store). Para indicar que sea de
escritura, no hay ms que escribir la letra mayscula E en la columna izquierda (tal como puede observarse en el
ejemplo); mientras que, en caso de lectura, dejar dicha columna en blanco es suficiente.

Figura 5. Traza de accesos a memoria.

3. Decodificacin de las direcciones

Representacin de la direccin decodificada por el controlador de la memoria cach, de manera que cada direccin
indicada en la traza es dividida en los diversos campos (atendiendo a la poltica de ubicacin), y es representada tanto
en decimal como en binario (Apartados DECIMAL y BINARIO, respectivamente). Pueden observarse en la
siguiente imagen.

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 Figura 6. Decodificacin de las direcciones.
4. Comportamiento

En esta seccin se indica el resultado de cada acceso a memoria. Por un lado, se especifica si ha habido acierto en cach
(el dato estaba ya cargado) o si ha habido fallo (no estaba cargado) y, en ese caso, qu tipo de fallo ha sido. Estos datos
son imprescindibles a la hora de calcular la tasa de acierto y fallo de la cach para la traza aportada; aunque esta
temtica ser motivo de un estudio ms profundo en posteriores prcticas.

Figura 7. Comportamiento de la traza.

Para cada entrada pueden observarse los siguientes campos:

A/F: Si ha habido acierto (A) o fallo (F) en cach. El tipo de fallo es indicado a continuacin de la F.
Descripcin: Bx => [Cm,Vn] => By
o Bx: bloque origen de memoria principal.
o Cm: conjunto destino en memoria cach.
o Vn: va destino en memoria cach.
o By (opcional): cuando esta entrada de la memoria cach est ocupada, representa el bloque de memoria
principal que ha sido desalojado.

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 CUESTIONARIO PREVIO A ENTREGAR ANTES DE LA SESIN PRCTICA
Prctica 1: Jerarqua de Memoria, 1 Parte

Nombre del Alumno: DNI del alumno:

Aportados los siguientes datos de un sistema compuesto por memoria y procesador, rellene la informacin que se solicita a
continuacin y responda a las preguntas pertinentes. Los datos son diferentes dependiendo del DNI de cada alumno:

Alumnos con DNI acabado en 00-24: Informacin del sistema:

- 32 bits de bus de direcciones
- Tamao de bloque de 32 Bytes
- Memoria cach Unificada de 1 KB de tamao para bloques (no se contabiliza etiqueta ni bits de control).
- Poltica de Ubicacin/Localizacin de Correspondencia o Mapeado Directo
Alumnos con DNI acabado en 25-49: Informacin del sistema:
- 16 bits de bus de direcciones
- Tamao de bloque de 8 Bytes
- Memoria cach Unificada de 4 KB de tamao para bloques (no se contabiliza etiqueta ni bits de control).
- Poltica de Ubicacin/Localizacin de Correspondencia o Mapeado Directo
Alumnos con DNI acabado en 50-74: Informacin del sistema:
- 16 bits de bus de direcciones
- Tamao de bloque de 4 Bytes
- Memoria cach Unificada de 256Bytes de tamao para bloques (no se contabiliza etiqueta ni bits de control).
- Poltica de Ubicacin/Localizacin de Correspondencia o Mapeado Directo
Alumnos con DNI acabado en 75-99: Informacin del sistema:
- 32 bits de bus de direcciones
- Tamao de bloque de 16 Bytes
- Memoria cach Unificada de 2 KB de tamao para bloques (no se contabiliza etiqueta ni bits de control).
- Poltica de Ubicacin/Localizacin de Correspondencia o Mapeado Directo

1) Represente la direccin con los campos decodificados por el controlador de memoria cach, para los datos indicados
anteriormente (indique bit de comienzo y bit de fin para cada uno de ellos):

ETIQUETA NDICE DE LNEA DESPLAZAMIENTO DE BLOQUE

2) Represente grficamente la distribucin fsica de la memoria cach, suponiendo que, adems del bloque de datos y la
etiqueta, requiere de un solo bit de control por lnea (especifique el nmero de lneas y el tamao de cada campo).

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3) Habra muchas modificaciones si la memoria cach fuera Totalmente Asociativa? Especifique las modificaciones que se
haran con respecto a los dos apartados anteriores.

4) Con el mismo tamao de memoria cach para bloques de datos, si pasara a ser Asociativa por Conjuntos de 4 vas, cul
sera la relacin existente entre el nmero de lneas de Mapeado Directo al nmero de conjuntos de esta ltima? cmo
se reorganizaran ahora las entradas en la memoria cach?

5) Si reducimos el tamao del bus de direcciones en 2 lneas, el tamao TOTAL de la cach (contabilizando todos los
campos, no solo los bloques de datos) se ver modificado? Cul era el tamao TOTAL anterior? Y el nuevo? Ha
aumentado o disminuido? Por qu?