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SISTEMAS DIGITALES
SISTEMAS SECUENCIALES SINCRONOS
PROFESOR: GERMAN MORALES Z.
AGOSTO DE 2010
CIRCUITOS SECUENCIALES
INTRODUCCIN
Los circuitos considerados hasta aqu, tienen la caracterstica de que su salida depende
solamente de la combinacin presente de valores de las entradas, es decir, a una misma
combinacin de entrada responden siempre con la misma salida. Debido a esto, estos
circuitos se denominan combinatorios.
Los circuitos combinatorios tienen muchas limitantes debido a que no son capaces de
reconocer el orden en que se van presentando las combinaciones de entradas con respecto al
tiempo, es decir, no pueden reconocer una secuencia de combinaciones, ya que no poseen
una manera de almacenar informacin pasada, es decir no poseen memoria.
El circuito secuencial debe ser capaz de mantener su estado durante algn tiempo,
para ello se hace necesario el uso de dispositivos de memoria. Los dispositivos de
memoria utilizados en circuitos secuenciales pueden ser tan sencillos como un simple
retardador (inclusive, se puede usar el retardo natural asociado a las compuertas
lgicas) o tan complejos como un circuito completo de memoria denominado
multivibrador biestable o Flip Flop.
Como puede verse entonces, en los circuitos secuenciales entra un factor que no se
haba considerado en los combinatorios, dicho factor es el tiempo. De hecho, los
circuitos secuenciales se clasifican de acuerdo a la manera como manejan el tiempo
en circuitos secuenciales sncronos y circuitos secuenciales asncronos.
Los circuitos lgicos combinatorios no consideran la variable del tiempo ya que la respuesta
lgica del circuito depende solamente del valor de las entradas en el instante considerado y
es independiente del valor de las entradas que hayan tenido anteriormente.
En un circuito secuencial su respuesta depende de los valores de las variables de entrada y el
valor interno del circuito. Por lo tanto, la respuesta del circuito depende de una secuencia
finita de estados en una forma determinada.
Los circuitos secuenciales bsicos que funcionan tambin como unidades de memoria
elementales se denominan multivibradores biestables (por tener dos estados estables alto y
bajo-), tambin conocidos como Flip Flops.
Diagrama de Bloques
Aunque el FF-SR posee dos entradas (S y R) y slo una salida (Q), es comn la
implementacin que provee adems de Q su versin complementada Q , como se muestra en
la figura siguiente
Tabla de Funcionamiento
Los fabricantes de los circuitos integrados usan una tabla de funcionamiento para describir la
operacin de un circuito de una manera compacta, dicha tabla de funcionamiento no es otra
cosa que una tabla de verdad como la usada para circuitos combinatorios, en la cual se ha
introducido la informacin del tiempo que en el caso de circuitos secuenciales se vuelve
esencial. Enseguida se ilustrar el uso de esta tabla para describir de manera compacta el
funcionamiento del FF-SR.
No es difcil notar que la tabla de funcionamiento es una tabla de verdad con la variable
introducida Qo.
Tabla de Excitacin
Esta es otra manera de organizar en forma de tabla el comportamiento del circuito secuencial,
Se trata bsicamente de la misma tabla de funcionamiento ya descrita, salvo que ahora no se
introduce ninguna variable de manera que el estado presente (Qo) se trata como si fuera otra
entrada. Para el ejemplo del FF-SR tendremos
Diagramas de tiempo
Los diagramas de tiempo son representaciones grficas de la evolucin de los valores que
toman las variables de inters en un circuito digital, de la manera como se podran ver en la
pantalla de un osciloscopio.
Los diagramas de tiempo no son una herramienta propia de los circuitos secuenciales, ya que
estos tambin son tiles para circuitos combinatorios como se ilustr anteriormente, sin
embargo, en el caso de los circuitos secuenciales, la informacin de tiempo es ms crucial por
esto los diagramas de tiempo cobran una mayor importancia que en el caso combinacional.
Es importante mencionar que estos diagramas no son nicos para un circuito dado, de hecho,
pueden poseer informacin incompleta o en ocasiones redundante. As, para el ejemplo del
FF-SR un posible diagrama de tiempo sera como en la siguiente figura
Existen cuatro tipos de Flip Flop los cuales son utilizados en los circuitos secuenciales. Las
caractersticas y comportamiento de cada uno de ellos son mostrados a continuacin.
Ecuaciones caractersticas
S R Q(t+1)
0 0 Q(t) J K Q(t+1)
O 1 0 0 0 Q(t)
1 0 1 O 1 0
1 1 ?_ 1 0 1
1 1 Q(t)
D Q(t+1) T Q(t+1)
0 0 0 Q(t)
1 1 1 Q(t)
Q(t) Q(t+1) S R
Q(t) Q(t+1) J K
0 0 0 X
0 0 0 X
O 1 1 0
O 1 1 X
1 0 0 1
1 0 X 1
1 1 X 0
1 1 X 0
Q(t) Q(t+1) T
0 0 0
O 1 1
1 0 1
1 1 0
Contadores
Son circuitos digitales lgicos secuenciales de salida binaria o cuenta binaria, caracterstica
de temporizacin y de memoria, por lo cual estn constituidos a base de flip-flops.
Caractersticas Importantes:
Utilidad Se utilizan para contar eventos. Ejemplos: 1. Nmero de pulsos de reloj, 2. Medir
frecuencias, 3. Se utilizan como divisores de frecuencia y para almacenar datos (en un reloj
digital), 4. Se utilizan para direccionamiento secuencial y algunos circuitos aritmticos.
Para conformar un contador de n bits solo basta tener n FLIP-FLOPs, uno para cada BIT de
informacin. A continuacin se dar una descripcin sobre la estructura y funcionamiento de
los contadores de propagacin ms comunes en lgica secuencial.
Observe la forma en que opera este circuito. Los pulsos de reloj se aplican nicamente al
FLIP-FLOP A, as que la salida de este FLIP-FLOP se complementar cada vez que haya una
transicin negativa en la entrada de reloj.
Este contador cuenta en forma ascendente desde 0000 hasta 1111, es decir que tiene 16
estados diferentes (24=16). En electrnica digital, existe una notacin que define el nmero de
estados de un contador, designada por la sigla MOD ms l numero de estados, por esta
razn se dice que es un contador MOD16. Este tipo de contadores acta como divisores de
frecuencia. Si se hace un anlisis sobre la frecuencia de las seales de salida de los FLIP-
FLOPs se puede observar que la seal Q3 tiene una frecuencia dada por la siguiente
expresin:
Donde fCLK corresponde a la frecuencia de la seal del reloj. De igual forma las frecuencias de
las salidas de los dems FLIP-FLOPs estaran dadas por las siguientes expresiones:
Se plantea como ejercicio dibujar la seal de reloj y las seales de salida de los FLIPFLOPs
para confirmar estos resultados.
Este contador se puede modificar para que opere a cualquier nmero MOD entre 1 y 16. De
forma general un contador de n bits se puede modificar para cualquier nmero MOD2n, y para
lograrlo es necesario utilizar la entrada asincrnica de borrado CLR de los FLIP-FLOPs, como
veremos a continuacin.
Los contadores bsicos pueden ser modificados para producir nmeros MOD < 2n,
permitiendo que el contador omita estados que normalmente hacen parte de la secuencia de
conteo. La forma ms usual para lograr esto se puede ver en la Figura 123, la cual
corresponde a un contador de 4 bits MOD10. Este contador es conocido tambin como
contador dcadas.
Asumiendo que la compuerta NAND no estuviera presente, el contador sera MOD16, sin
embargo la presencia de esta compuerta altera el funcionamiento normal cuando las salidas
Q3 y Q1 que van a la compuerta son 1. Esta condicin ocurrir cuando el contador pase del
estado 1001 (9) al 1010 (10), haciendo que las entradas asncronas CLR de los FLIP-FLOPs
sean 0 y por tanto el contador pase al estado 0000. En la Tabla 54, se resumen los estados
de este contador.
En el momento que el contador llega al estado 1001 y ocurre una nueva transicin en la
entrada de reloj (CLK), se presenta el estado 1010 (10) de forma temporal, y su duracin
depende del tiempo de propagacin de la compuerta NAND. En la Figura 123 se observa el
estado temporal entre los estados 1001 y 0000.
4. Contador de propagacin descendente:
Los contadores descendentes cuentan en forma inversa, por ejemplo de 1111 hasta 0000. En
la Figura 125 se observa un contador descendente de 4 bits. Note que este contador es
similar al ascendente excepto que las salidas ahora son su complemento.
Estos contadores por lo general tienen ms circuitera que los contadores de propagacin y
estn conformados por FLIP-FLOPs J-K. Para entender el funcionamiento de este tipo de
contadores es necesario observar con atencin la secuencia para determinar los
componentes que se deben agregar (generalmente FLIP-FLOPs y compuertas).
Analicemos el funcionamiento del contador de 3 bits que se muestra en la figura 126, y cuyos
estados se resumen en la tabla 56. Asumamos que inicialmente el contador se encuentra en
el estado 000. Note que el estado de la salida Q0 debe cambiar despus de cada transicin
positiva del reloj (CLK), as que el FLIP-FLOP F0 debe tener sus entradas J y K en 1 lgico
para que cumpla esta funcin, tal como se muestra en la figura 126
Tabla 56. Estados del contador sincrnico ascendente de 3 bits
Ahora note que la salida Q1 cambia a su estado complementario cada vez que Q0=1(ver tabla
56), as que las entradas J y K del FLIP-FLOP F1 deben estar conectadas a la salida Q0. De
esta forma cada vez que Q0=1 y ocurra una transicin positiva del reloj el FLIP-FLOP
cambiara de estado tal como se observa en la secuencia.
Finalmente nos resta analizar el estado de la salida Q2, para lo cual se debe observar
nuevamente la tabla 56.
Note que Q2 cambia a su estado complementario cada vez que Q1 y Q0 son 1, as que la forma
de implementarlo en el contador es conectado Q1 y Q0 como entradas a una compuerta AND y
cuya salida debe ir a las entradas J y K del FLIP-FLOP F2.
Observe que este FLIP-FLOP queda en estado complemento (toggle), cada vez que
se presente esta condicin y ocurra una transicin positiva en el reloj (CLK).
.
Tabla 57. Estados del contador sincrnico ascendente
Se plantea como ejercicio, adquirir algunos de estos circuitos integrados comerciales y verificar
su funcionamiento.
Registros
7. Registros de Corrimiento
En el procesamiento digital de datos se necesita con frecuencia retener los datos en ciertas
ubicaciones intermedias del almacenamiento temporal, con el objeto de realizar algunas
manipulaciones especficas, despus de las cuales los datos modificados se pueden enviar a
otra localizacin similar.
Los dispositivos digitales donde se tiene este almacenamiento temporal se conocen como
registros de corrimiento o registros de desplazamiento. Dado que la memoria y el
desplazamiento de informacin son sus caractersticas bsicas, los registros son circuitos
secuenciales constituidos por FLIP-FLOPs, donde cada uno de ellos maneja un bit de la
palabra binaria.
Con cada flanco ascendente del reloj la informacin se va desplazando hacia la derecha una
posicin. En la Figura 128 se observan las formas de onda de las salidas de cada FLIP-FLOP,
donde se observa el desplazamiento de los datos de izquierda a derecha.
Entrada Serie - Salida Paralelo: Es la forma ms usual del tipo de entrada y salida de datos
en los registros de corrimiento. En la Figura 130 se observa el esquema de un registro de esta
clase. La entrada asincrnica CLR que se observa, es usada para poner todos los bits del
registro en 0. Existen circuitos integrados como el 74HC164 que funcionan de esta forma.
Este tipo de registro tiene la opcin de elegir la direccin en que se transmiten los datos.
Estos registros tienen una seal de control que permite seleccionar el sentido de
desplazamiento de los datos. En la Figura 132 se observa el circuito lgico de un registro
bidireccional de 4 bits.
Note que las compuertas marcadas como A y B se activan de forma complementaria, es decir,
mientras se activan aquellas marcadas como A las marcadas como B se encuentran inactivas
y viceversa.
Este circuito integrado contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanco
de subida de la seal del Reloj. En la figura 134 se muestra la estructura interna de este
registro y su diferencia con el anterior Circuito Integrado es que este contiene FLIP-FLOPs.
Este integrado contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanco de
subida de la seal del reloj, adicionalmente tiene una entrada para borrar activa en bajo
(CLR'). En la figura 135 se observa el diagrama de pines de este integrado y el tabla 59 los
estados lgicos.
12. Aplicaciones de los Registros de Corrimiento
Los registros de corrimiento tienen varias aplicaciones en la Electrnica Digital, entre las
cuales se pueden mencionar las siguientes:
Transmisin de datos.
Conversin de protocolo serie en paralelo y viceversa.
Puertos de salida de los microcomputadores.
Secuenciadores (luces y anuncios publicitarios).
Multiplicaciones y divisiones por 2, 4, 8, 16 bits.
Operaciones que se hacen en forma secuencial.
Asumiendo que el estado inicial del contador en anillo es 1000 (Q3=1, Q2=0, Q1=0, Q0=0),
los estados que se presentaran en este contador seran los mostrados en la tabla 60.
Despus del cuarto pulso en la seal del reloj el estado inicial se repite.
Tomando como estado inicial del contador Johnson 0000 (Q3=0, Q2=0, Q1=0, Q0=0), los
estados presentes en este contador seran los mostrados en la tabla 61. Note que durante el
octavo pulso en la seal del reloj el estado inicial se repite.
SISTEMAS SECUENCIALES SINCRONOS
Los circuitos lgicos combinatorios no consideran la variable del tiempo ya que la respuesta
lgica del circuito depende solamente del valor de las entradas en el instante considerado y
es independiente del valor de las entradas que hayan tenido anteriormente.
Las entradas por lo general son: pulsadores, interruptores, microinterruptores, fines de carrera
o detectores de proximidad. Las salidas pueden ser: Vlvulas solenoides, cilindros
neumticos, contactores para arranque y parada de motores, pilotos de sealizacin, alarmas,
entre otros.
La teora de mquinas de estado es el nombre con el que se conocen los mtodos de Anlisis
y Diseo de Circuitos Secuenciales Sincrnicos. Esta leccin constituye una introduccin al
tema del captulo, donde se definir lo que son las mquinas de estado y los conceptos
bsicos para entender la metodologa de Anlisis y Diseo de Circuitos Secuenciales.
Las mquinas de estado son circuitos secuenciales que se encuentran constituidos por una
etapa combinacional y una etapa de memoria, relacionadas de tal forma que conforman un
sistema secuencial para algn propsito especial. Los registros y contadores con entradas
asincrnicas son ejemplos de este tipo de sistemas secuenciales.
Los circuitos secuenciales se clasifican dentro de una categora conocida como mquinas de
estado, de la cual se distinguen comnmente dos tipos:
Mquina de Moore: Las salidas solo dependen del estado interno y de cualquier entrada
sincronizada con el circuito, como se observa en la figura 138, donde las salidas del sistema
son nicamente sincrnicas. Un ejemplo de este tipo de mquinas de estado son los
contadores..
Figura 138. Maquina de estados de Moore
Los circuitos secuenciales se caracterizan por tener una etapa combinacional y otra de
memoria conformada por FLIP-FLOPs. En la figura 140, se puede observar un ejemplo
particular de este tipo de circuitos, el cual corresponde a una Maquina de estado de Mealy.
Observe que hay salidas que dependen de la etapa de memoria y hay una salida que
depende directamente de la etapa combinatoria.
Con base en el circuito de la figura 140, se dar una descripcin de las herramientas bsicas
que son empleadas para el Anlisis y Diseo de Circuitos Secuenciales. Entre estas
herramientas se encuentran las ecuaciones lgicas, las los diagramas de estado, las tablas
de estado, las tablas de transicin y los mapas de Karnaugh.
ANALISIS
Ecuaciones Lgicas
Las ecuaciones lgicas son funciones que definen la relacin existente entre los estados de
entrada y los estados de salida del sistema. Para determinar las ecuaciones lgicas de la
mquina de estados de la figura 140, inicialmente se deben identificar los estados siguientes.
Estos estados corresponden a aquellos que ocurren despus de una transicin en la seal de
reloj de los FLIP-FLOPs. Recuerde que para los FLIP-FLOPs tipo D el estado siguiente (Qi+1)
es igual al estado de la entrada D.
Teniendo en cuenta lo anterior las ecuaciones lgicas para los FLIP-FLOPs A y B del circuito
de la figura 140 seran las siguientes:
A = DA = AX + BX
B = DB= AX
Y = (A + B)X
Observando esta ltima ecuacin se concluye que la salida (Y) es funcin del estado presente
del sistema (A y B) y de la entrada asincrnica (X).
Las ecuaciones lgicas en los circuitos secuenciales tienen una estructura formada por dos
clases de estados:
Tablas de Estado
Una tabla de estado es un listado que contiene la secuencia de los estados de entradas,
estados internos y salidas del sistema, considerando todas las posibles combinaciones de
estados actuales y entradas. Las tablas de estado por lo general se dividen en tres partes:
estados actuales, estados siguientes y salidas, tal como se muestra en la tabla 62.
Diagramas de Estado
Un diagrama de estados es una representacin grfica que indica la secuencia de los estados
que se presentan en un circuito secuencial, teniendo en cuenta las entradas y salidas. El
diagrama se forma con crculos y lneas. Los crculos representan los estados del circuito
secuencial y cada uno de ellos contiene un nmero que identifica su estado. Las lneas
indican las transiciones entre estados y se marcan con dos nmeros separados por un (/),
estos dos nmeros corresponden a la entrada y salida presentes antes de la transicin. A
manera de ejemplo observe la lnea que une los estados 00 y 01 en el diagrama de estado de
la figura 141. Esta lnea marcada como 1/0 indica que el circuito secuencial se encuentra en
el estado 00 mientras la entrada X=0 y la salida Y=0, y que despus de que ocurra una
transicin en la seal de reloj el estado cambia a 01.
Figura 141. Diagrama de estados correspondiente a la Tabla 63
Las lneas que salen y regresan al mismo crculo indican que no hay cambio en el estado,
cuando se presentan la entrada y salida indicadas.
Las tablas de transicin se usan en conjunto con las de estado y representan la tabla de
verdad de los FLIP-FLOPs con los cuales se desea implementar el circuito secuencial. La
tabla contiene los estados actuales y siguientes segn el estado de las entradas de los FLIP-
FLOPs. La tabla 64, corresponde a la tabla de transicin del FLIP-FLOP JK.
En la tabla, Qi corresponde al estado actual y Qi+1 al estado siguiente, J y K son las entradas
de los FLIP-FLOPs. La informacin sombreada en la tabla se interpreta de la siguiente forma:
cuando el estado presente de la salida Q=0 y las entradas J=1 y K=X (X indica una condicin
de no importa, 1 o 0), despus de un pulso de reloj en el FLIPFLOP la salida cambia al estado
siguiente Q=1.
Mapas de Karnaugh
Generalmente las tablas de estado y de transicin de los FLIP-FLOPs se fusionan en una sola
para agrupar la informacin de tal forma que permitan construir los Mapas de Karnaugh para
simplificar las funciones lgicas. La tabla 65 corresponde a una tabla de estado de un
contador de tres bits con FLIP-FLOPs JK. Observe que esta tabla incluye las entradas J y K
para cada una de la transiciones (estado actual a estado siguiente). Las regiones sombreadas
en la tabla indican que el estado Qi cambia estando presentes las entradas Ji y Ki
correspondientes despus de una transicin del reloj.
Los Mapas de Karnaugh se emplean para definir la lgica de las entradas de los FLIPFLOPs
y se debe hacer uno para cada una de las entradas. La figura 142 corresponde al Mapa de
karnaugh de la entrada J1. de la tabla de estado 65.
Observe que cada celda en el mapa representa uno de los estados actuales de la secuencia
en la tabla de estado. Una vez asignados todos los estados posibles a cada celda en el Mapa
de Karnaugh se procede a simplificar y deducir las expresiones lgicas. En la figura 142 se
observa que la expresin correspondiente a la entrada J1 es
J1 = Q0
Esta expresin indica que en el circuito lgico la salida Q0 debe ir conectada a la entrada J1.
En la siguiente leccin se explicara de una forma detallada el procedimiento para el Diseo de
Circuitos Secuenciales.
Las variables de salida externas se pueden obtener mediante dos formas diferentes:
Esta mquina temporizada utiliza la seal de reloj en todos los m flip flop (elemento de
memoria) y presenta un cambio de estado solamente cuando se presenta un flanco de
disparo o un pulso de reloj.
En este caso la lgica de estado est determinada por las seales externas de entrada y el
estado presente del circuito y la lgica de salida determina que las salidas externas son
funciones de las seales externas de entrada y el estado presente del circuito es decir:
El elemento de memoria (Memoria de estado) puede estar conformada por flip flop D o JK y
ser disparados por con flancos de subida o de bajada. Su estructura es mostrada en la figura
2.
Su comportamiento puede ser representado por:
a) Un diagrama de Estado.
b) Una Tabla de Estado
a) DIAGRAMA DE ESTADO.
Para este caso un estado se representa por un circulo, la transicin de un estado a otro por
lneas dirigidas que conectan los crculos, las cuales estn marcadas por dos nmeros
binarios separadas por un ( / ) como se muestra:
Cuando no hay cambios de estado la lnea dirigida de transicin conecta el mismo circulo del
estado.
A
1/1 1/0
0/1 0/0
C
B
A B/1 C/0
B B/0 A/1
C A/0 C/0
c) DIAGRAMA DE TIEMPO
Pulso de Reloj: 0 1 2 3 4 5
Estado Presente A B A C A C A
Entrada 0 1 1 0 1 0
Salida 1 1 0 0 0 0
Estado Siguiente B A C A C A
CP 1 2 3 4 5 6 7 8
X 0 1 1 0 1 1 0 1
A B A C A C C A C
Este modelo tiene la particularidad de que las salidas slo son funcin de las variables de
estado, es decir, del estado presente. Por ello, cuando en un circuito, las salidas solo
dependen de las variables de estado, se les llama Salidas tipo Moore.
En este caso la lgica de estado siguiente est determinada por las seales externas de
entrada y el estado presente del circuito y la lgica de salida determina que las salidas
externas son funciones del estado presente del circuito es decir:
El elemento de memoria (Memoria de estado) puede estar conformada por flip flop SR, D, T o
JK y ser disparados por con flancos de subida o de bajada.
c) Un diagrama de Estado.
d) Una Tabla de Estado
b) DIAGRAMA DE ESTADO.
0 Y/0
0
1
1
W/0 U/1
1
0
Para este caso un estado se representa por un crculo, la transicin de un estado a otro por
lneas dirigidas que conectan los crculos, las cuales estn marcadas por las seales de
entrada. La salida se incluye entonces dentro de los crculos que representan los estados del
circuito.
Cuando no hay cambios de estado la lnea dirigida de transicin conecta el mismo crculo del
estado.
b) TABLA DE ESTADO
Contiene otro formato: se muestra una nueva columna de salidas y dos secciones principales,
una para el estado presente y otra para el estado siguiente. Si el elemento de memoria tiene
m flip flops y n seales de entrada, la tabla tendr hasta 2 m filas, una para cada estado y en
la seccin de estado siguiente se tendr 2n columnas una por cada combinacin de las
entradas.
U U Y 1
W Y U 0
Y U W 0
c) DIAGRAMA DE TIEMPO
Pulso de Reloj: 0 1 2 3 4 5
Estado Presente W Y W U U Y
Entrada 0 1 1 0 1 0
Salida 0 0 0 1 1 0
Estado Siguiente Y W U U Y X
En resumen la diferencia entre los dos modelos de maquina de estado se encuentra en como
son generadas las salidas. En la practica cuando se tienen salidas que dependen de las
entradas asi como el estado presente la maquina de estado se puede caracterizar como una
maquina de Mealy, si la salida depende solamente del estado presente, la maquina se puede
categorizar como una maquina tipo Moore.
Para el diseo de un circuito secuencial que controle una maquina de estado sincrnica que
determina su comportamiento es necesario definir las entradas y las funciones de salida de
acuerdo al estado siguiente. Para ello se debe tener en cuenta el siguiente procedimiento:
a. Estado presente.
b. Entradas.
c. Estado siguiente.
d. Entradas sincrnicas de Flip flop.
e. Salidas.
Utilice las tablas de excitacin del flip flop seleccionado para obtener las
funciones lgicas de conmutacin. Adems determine las funciones lgicas de
salida.
Estado Siguiente = Funcin de Boole que especifica las condiciones del estado
presente que hacen el estado siguiente igual a uno.
Ecuaciones caractersticas
S R Q(t+1)
0 0 Q(t) J K Q(t+1)
O 1 0 0 0 Q(t)
1 0 1 O 1 0
1 1 ?_ 1 0 1
1 1 Q(t)
D Q(t+1) T Q(t+1)
0 0 0 Q(t)
1 1 1 Q(t)
Q(t) Q(t+1) S R
0 0 0 X Q(t) Q(t+1) J K
O 1 1 0 0 0 0 X
1 0 0 1 O 1 1 X
1 1 X 0 1 0 X 1
1 1 X 0
Q(t) Q(t+1) T
0 0 0
O 1 1
1 0 1
1 1 0
Los circuitos donde cada pareja estado siguiente / salida esta definida por completo son
circuitos con especificacin completa.
Los circuitos con varios estados siguientes o salidas arbitrarios son circuitos con
especificacin incompleta.
Ejemplo No 1.
Disear el circuito secuencial del proceso que se cumple de acuerdo al diagrama de estados
de la figura 143.
Este proceso tiene cuatro estados, una entrada y no tiene salidas (se pueden considerar
como salidas las de los FLIP-FLOPs). Para representar los cuatro estados se usarn dos
FLIP-FLOPs identificados como A y B de tipo JK y la entrada ser identificada como X.
Figura 143. Diagrama de estados
En este paso se obtienen las funciones lgicas para las entradas de los FLIP-FLOPs (JA, KA,
JB y KB) y el objetivo es deducir la lgica combinatoria de estado siguiente, mediante el uso
de Mapas de Karnaugh. A continuacin en la figura 144 se muestran los Mapas de Karnaugh
y las funciones lgicas correspondientes.
Este es el ultimo paso del diseo, y consiste en implementar la lgica combinacional a partir
de las ecuaciones lgicas obtenidas en el paso anterior para las entradas J y K de los FLIP-
FLOPs. Las conexiones correspondientes, se efectan mediante el uso de compuertas e
inversores y en la figura 145 se muestra el diseo final del circuito lgico.
Este proceso al igual que el ejemplo anterior tiene cuatro estados de dos bits (AB), una
entrada (X) y una salida (Y). Para representar los cuatro estados se usarn dos FLIPFLOPs D
identificados como A y B.
Para este ejemplo inicialmente se di la tabla de estados, la cual se observa en la tabla 67.
Con las ecuaciones lgicas obtenidas en el paso anterior se puede implementar el circuito
lgico. Las conexiones correspondientes, se efectan mediante el uso de compuertas e
inversores y en la figura 148 se muestra el diseo del circuito.
Figura 148. Circuito Lgico
Ejemplo No 3. Disear un control digital de estado finito para un robot que encuentre la salida
del laberinto como se muestra en la figura.
El robot debe girar cuando encuentre un obstculo, por lo anterior debe poseer un sensor el
cual debe indicar cuando se encuentra en contacto con el obstculo y cuando no. Tambin su
movimiento ser controlado por los motores de las ruedas que le permitir girar hacia la
derecha o a la izquierda de acuerdo a una secuencia lgica, as:
Cuando detecta un obstculo, el robot deber girar a la derecha, si el ltimo giro fue a la
izquierda, hasta no detectar el obstculo. La siguiente vez que detecte un obstculo, el robot
debe girar hacia la izquierda hasta que no haya obstculo y as sucesivamente.
Para la construccin del diagrama de estado se deben determinar sus entradas, sus salidas y
sus estados.
Entradas:
Salidas:
Estados:
0/00
0/00
1/10
D C
Tabla de estado.
Como el diagrama tiene cuatro estados el nmero de flip flop que se requieren son dos.
Q(t) Q(t+1) T
0 0 0
O 1 1
1 0 1
1 1 0
Ecuacin caracterstica.
Tabla de excitacion :
Se supone que se tiene un diagrama lgico de un circuito secuencial sncrono que controla la
maquina de estado. El anlisis es el proceso de determinar la respuesta de salida del circuito
o modelo del circuito a una respuesta de entrada dada.
1. Determinar el modelo que puede ser aplicado al diagrama del circuito dado, utilizando
tcnicas de anlisis lgico de circuitos combinatorios para determinar las ecuaciones
caractersticas de las penales de entrada de los flip flops y las ecuaciones de salida
del circuito.
4. Analice la respuesta del circuito para las condiciones de entrada dadas en el punto
anterior.
Z
X
Como el circuito utiliza Flip Flops SR su ecuacin caracterstica es: Q(t+1) = S + R Q(t)
Salida del circuito
Z = X A(t) B(t)
RB = X A(t) SB = X A(t)
RA = X B(t) SA = X B(t)
A(t+1) = SA + RA A(t) = X B(t) + (X B(t)) A(t)
a. Tabla de Estado.
b. Diagrama de Estado.
0/1
00 01
1/0
0/0
1/0 0/1
0/0
10 11
1/0 1/0
Encontrar la respuesta del circuito para la seal X de excitacin dada en la siguiente tabla:
A(t+1)
B(t+1)
Z
X 1 1 0 0 1 1 0 1
A(t) 0
B(t) 0
Problemas de diseo
Ejemplo:
X= 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1
Z= 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
1. 0 0 1 1 0 1 0 0 1 0'1 0 1 0 0 0 1 0 0 1 0 0 1 0
2. 1 1 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 0 1 0 0 1 0
16.2. Disee un circuito secuencial de Mealy (Figura 16.27) que analice una secuencia de
entrada X y genere una salida Z= 1 para toda secuencia de entrada que acabe en 1101 o 011.
Ejemplo:
X= 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0
Z= 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
1. 1 1 0 0 1 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1
2. 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0
16.3. Disee un circuito secuencial (Figura 16.27) para conversin de cdigo exceso 3 a
cdigo BCD.
La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. La
entrada X representa un dgito decimal en cdigo exceso 3 y la salida Z representa el
correspondiente cdigo BCD. Disee su circuito utilizando biestables tipo D.
16.4. Disee un circuito secuencial (Figura 16.27) que sume seis a un nmero binario
comprendido en el rango 0000 a 1001. La entrada y la salida deben ser en serie con el bit
menos significativo en primer lugar..Construya una tabla de estados con un nmero mnimo
de estados. Disee el circuito utilizando biestables tipo T.
16.5. Disee un circuito secuencial de Mealy o Moore (Figura 16.27) que analice una
secuencia de entrada X y genere una salida Z = 1 para toda secuencia de entrada que acabe
en 0110 o 101.
Ejemplo:
X= 0 1 0 1 1 0 1
Z= 0 0 0 1 0 1 1
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial.
1. 0 0 1 1 0 1 1 1 1 0 0 1 0 1 0 0
2. 1 0 1 0 0 0 1 1 1 1 0 1 1 0 0 0
16.6. Disee un circuito secuencial de Mealy o Moore que analice una secuencia de entrada X
y genere una salida Z=1 para toda secuencia de entrada que acabe en 0101, supuesto que
nunca haya aparecido la secuencia 110.
Ejemplo:
X= 0 1 0 1 0 1 1 0 1 0 1
Z= 0 0 0 1 0 1 0 0 0 0 0
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
1. X= 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 1
2. X= 1 0 1 0 1 0 1 1 0 1 0 1 0 0 1 0
16.7. Disee un circuito secuencial de MeaIy o Moore que analice una secuencia de entrada
X y genere una salida Z= 1 si el nmero total de unos recibidos es par (considere cero como
un nmero par) y la secuencia 00 ha sido recibida al menos una vez. Nota: el nmero total de
unos recibidos incluye aquellos recibidos antes y despus del 00.
Ejemplo:
X= 1 0 1 0 1 0 0 1 1 0 1 0 0 1
Z= 0 0 0 0 0 0 0 1 0 0 1 0 0 0
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
1. X= 0 1 1 0 0 1 0 1 0 0 1
2. X= 1 0 1 1 1 1 0 0 1 1 1
16.8. Disee un circuito secuencial de Mealy o Moore (Figura 16.27) que analice una
secuencia de entrada X y genere una salida Z=1 para cualquier secuencia de entrada que
acabe en 0011 o 110.
Ejemplo:
X= 1 0 1 0 0 1 1 0 0 1 1
Z= 0 0 0 0 0 0 1 1 0 0 1
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
1. X= 0 0 0 1 0 0 0 1 1 0 1 0
2. X= 1 1 1 0 0 1 0 0 0 1 1 0
16.9. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y
genere una salida Z determinada por dos reglas. La salida inicial del circuito es Z = 0.
Despus, la salida Z ser igual al valor precedente de X (regla 1) hasta que aparezca la
secuencia de entrada 001. Comenzando con la siguiente entrada despus de 001, la salida Z
ser igual al complemento del valor actual de X (regla 2) hasta que aparezca la secuencia
100. Comenzando a partir de la siguiente entrada despus de 100, la salida del circuito est
de nuevo determinada por la regla 1, etc. Observe que pueden producirse secuencias 001 y
100 solapadas.
Ejemplo:
Regla: 1 1 1 1 2 2 2 2 2 1 1 2
X=100110100011
Z=010001011000
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial.
1. X= 0 1 1 0 0 1 0 0 1 0 0 0 1 1
2. X= 0 1 1 0 1 1 0 0 0 1 1 0 1 1
16.10. El cdigo BCD 8, 4, -2, -1 es similar al cdigo BCD 8421, salvo porque los pesos son
negativos, para las dos posiciones de bits menos significativas. Por ejemplo, 0111, en cdigo
8,4,-2,-1 representa:
8 X 0 + 4 X 1 + (-2) X 1+ (-1) X 1 = 1
Disee un circuito secuencial de Mealy para convertir el cdigo 8,4,-2,-1 a cdigo 8421.La
entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. La
entrada X representa un dgito decimal con codificacin 8,4,-2,-1 y la salida Z representa el
correspondiente cdigo BCD 8421. Despus de cuatro ciclos de reloj, el circuito debe
reinicializarse al estado inicial independientemente de la secuencia de entrada. Disee su
circuito utilizando tres biestables tipo JK.
16.11. Disee un circuito secuencial de Mealy (Figura 16.27) que sume cinco aun nmero
binario comprendido en el rango 0000 a 1010. La entrada y la salida deben ser en serie con el
bit menos significativo en primer lugar. Construya una tabla de estados con un nmero de
estados mnimo.
16.13. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y
genere una salida Z=1 para toda secuencia de entrada que acabe en 1010, supuesto que la
secuencia 001 haya aparecido al menos una vez.
Ejemplo:
X= 1 0 1 0 0 1 0 1 0 1 0
Z= 0 0 0 0 0 0 0 0 1 0 1
Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin
embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para
reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis
estados.
X1= 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 X2= 1 0 1 0 0 0 1 0 1 0 0 1 0 1
Z1 = Z2 =
16.14. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y
genere una salida Z= 1siempre que el nmero total de ceros de la secuencia sea impar, y
supuesto que la secuencia 01 haya aparecido al menos una vez.
Ejemplo:
X=1100011010
Z=0000011001
1. X= 1 0 0 0 1 1 0 1 0 0 1
2. X= 0 0 0 0 1 0 1 0 0 0 1
Problemas adicionales
16.19. Un antiguo modelo de coche tiene tres luces traseras a la izquierda y otras tres a la
derecha que se encienden segn unos patrones originales para indicar los giros a la izquierda
y a la derecha.
Disee un circuito secuencial de Moore para controlar estas luces. El circuito tiene tres
entradas LEFT, RIGHT y HAZ. LEFT YRIGHT provienen del conmutador de intermitencia del
conductor y no pueden ser 1 al mismo tiempo. Como hemos indicado antes, cuando LEFT = 1
las luces parpadean segn el patrn: LA encendida; LA y LB encendidas; LA, LB y LC
encendidas; todas apagadas, y despus la secuencia se repite. Cuando RIGHT = 1, la
secuencia luminosa es similar. Si se produce una conmutacin de LEFT a RIGHT (o
viceversa) en mitad de una secuencia luminosa, el circuito debe pasar inmediatamente al
estado de reposo (IDLE) con las luces apagadas y a continuacin comenzar la nueva
secuencia. HAZ proviene del interruptor de emergencia, y cuando HAZ =1,las seis luces se
encienden y se apagan al unsono. HAZ tiene precedencia en caso de que tambin estuvieran
activas las seales LEFT o RIGHT. Suponga que hay disponible una seal de reloj con una
frecuencia igual a la velocidad deseada de parpadeo de las luces.
a) Dibuje el diagrama de estados (ocho estados).
b) Implemente el circuito utilizando seis biestables tipo D y realice una asignacin de
estados tal que cada salida de un biestable excite directamente una de las seis luces
(utilice LogicAid).