Documenti di Didattica
Documenti di Professioni
Documenti di Cultura
Al finalizar este Trabajo de Laboratorio, Usted deber haber adquirido las destrezas
intelectuales u motoras para:
Los Circuitos de Comunicacin, son aquellos que sirven tanto para transmitir
informacin por una lnea como para codificar, decodificador o modificar la estructura
de dicha informacin. Los mas importantes son: (1) Los Codificadores, existen dos
clases, Codificadores sin Prioridad y Codificadores con Prioridad. (2) Los
Decodificadores, estos tambin se clasifican en dos tipos, Decodificadores no
Excitadores y Decidificadores excitadores ( en nodo Comn y Ctodo Comn ), (3)
Convertidores de Cdigos, (4) Multiplexores y (5) Demultiplexores.
Los Circuitos Aritmticos, son aquellos que realizan una serie de operaciones
aritmticas con los datos binarios que procesan. Se clasifican en Comparadores,
Sumadores y Restadores.
Los cdigos mas comunes utilizados son: El Binario Natural, el Decimal Codificado
en Binario ( BCD-Natural, BCD-Exc 3 y BCD-Aiken ), los cdigos Progresivos, los cdigos
Detectores y Correctores de Error y los cdigos Alfanumricos.
Los cdigos BCD son los mas utilizados para representar informacin numrica.
Para codificar un nmero decimal en BCD, se representan por separado cada una de las
cifras del nmero. Cada cifra se representa mediante 4 bits. En BCD Natural, se utilizan
las diez primeras combinaciones en orden creciente, en BCD Exceso 3, no se utilizan las
tres primeras, ni las tres ltimas y en BCD Aiken, se emplean las cinco primeras y las
cinco ltimas. La Tabla siguiente muestra la Equivalencia entre los diferentes Cdigos
BCD
SISTEMA BCD BCD BCD CDIGOS PROGRESIVOS: La SISTEMA GRAY SISTEMA GRAY
DECIMAL Natural Exc 3 Aiken caracterstica fundamental es que DECIMAL DECIMAL
0 0000 0011 0000 una combinacin difiere de la 0 0000 8 1100
1 0001 0100 0001 anterior y de la siguiente 1 0001 9 1101
2 0010 0101 0010 exclusivamente en un solo bit. Se 2 0011 10 1111
3 0011 0110 0011 3 0010 11 1110
emplean en procesos industriales
4 0100 0111 0100 4 0110 12 1010
para transformar magnitudes fsicas
5 0101 1000 1011 5 0111 13 1011
analgicas en digitales. Los mas
6 0110 1001 1100 6 0101 14 1001
utilizados son los de Gray. La
7 0111 1010 1101 7 0100 15 1000
diferencia entre unos y otros reside
8 1000 1011 1110
en el nmero de bits de cada
9 1001 1100 1111
combinacin.
Los cdigos detectores ms comunes son los de Paridad o 2/5 y 2/7 o biquinario. Los dos
ltimos estn formados por combinaciones de 5 y 7 bits respectivamente, siendo dos el
nmero de unos lgicos en cada combinacin en ambos casos.
Los Cdigos de Paridad se forman aadiendo un bit mas a los de la familia BCD. Pueden ser de
Paridad Par o de Paridad Impar. En el primer caso el nmero de unos, incluido el de paridad,
debe ser par y en el segundo impar.
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN
MEDIA ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina 3
La siguiente tabla muestra el Cdigo de Paridad Impar formado a partir del BCD Exc 3
BCD B7 B6 B5 B4 B3 B2 B1
Natural
0 0000 0 0 0 0 0 0 0
1 0001 0 0 0 0 1 1 1
2 0010 0 0 1 1 0 0 1
3 0011 0 0 1 1 1 1 0
4 0100 0 1 0 1 0 1 0
5 0101 0 1 0 1 1 0 1
6 0110 0 1 1 0 0 1 1
7 0111 0 1 1 0 1 0 0
8 1000 1 0 0 1 0 1 1
9 1001 1 0 0 1 1 0 0
C1 = B1 + B3 + B5 + B7
C2 = B2 + B3 + B6 + B7
C3 = B4 + B5 + B6 + B7
C1 = 0 + 0 + 1 + 0 = 1
C2 = 1 + 0 + 0 + 0=1
C3 = 1 + 1 + 0 + 0 =0
CIRCUITOS CODIFICADORES
El circuito de control de la cadena ahora slo tendr 2 bits de entrada para determinar el
Pulsador que ha sido activado. Antes necesitbamos 4 entradas. El codificador que hemos usado
tiene 4 entradas y 2 salidas, por lo que se llama codificador de 4 a 2. Existen codificadores de
mayor nmero de entradas, por ejemplo, 23 = 8 Entradas y 3 Salidas ( Decodificador de
8 a 3 ).
Veamos ahora como obtenemos las ecuaciones para el diseo de nuestro Codificador
de 4 a 2. Las ecuaciones las obtenemos siguiendo el mismo mtodo de diseo, primero
obtenemos la tabla de verdad completa y luego aplicamos el mtodo de Karnaugh. Con ello
obtendremos las ecuaciones ms simplificadas para las salidas S1 y So. Al hacer la tabla de
verdad, hay que tener muy en cuenta que muchas de las entradas NO SE PUEDEN PRODUCIR.
Si utilizamos las Los Mapas de Karnaugh para las salidas So y S1 usando Dont
Sentencias NO
Care sern:
IMPORTA DONT
CARE, El diseo se S0= E1 + E3
simplifica enormemente.
S1= E2 + E3
En este caso, las casillas
que tienen el valor X
podemos asignarles el
valor que ms nos
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN
convenga ( 1 0 ),
MEDIA
segn ESCALA DE INTEGRACIN
trabajemos con (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina 6
Minterms Maxterms,
de forma que
obtengamos la expresin
Se deja al estudiante la implementacin de los circuitos Codificadores para
ambos casos.
CIRCUITOS DECODIFICADORES
Un Decodificador o descodificador es un circuito combinacional, cuya funcin es inversa
a la del Codificador, esto es, convierte un cdigo binario de entrada (natural, BCD, etc.) de N bits
de entrada y M lneas de salida (N puede ser cualquier entero y M es un entero menor o igual a
2N ), tales que cada lnea de salida ser activada para una sola de las combinaciones posibles de
entrada. Estos circuitos, normalmente, se suelen encontrar como decodificador /
demultiplexor. Esto es debido a que un demultiplexor puede comportarse como un
decodificador.
Si por ejemplo tenemos un decodificador de 2 entradas con 22 = 4 salidas, su
funcionamiento sera el que se indica en la siguiente tabla, donde se ha considerado que las
salidas se activen con un " 1 " lgico:
TABLA DE VERDAD PARA EL
DECODIFICADOR DE 2 A 4 LNEAS
ENTRADAS SALIDAS
A1 A0 D3 D2 D1 D0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
ii) Buscamos cada una de las salidas del decodificador que se corresponden con las
combinaciones de las variables de entrada que hacen 1 la salida de la tabla de verdad de
la funcin F. En nuestro caso: 001 = S1, 011 = S3, 100 = S4 y 111 = S7.
iii) Para conseguir la suma de los trminos de la funcin F conectaremos todas las salidas del
decodificador ya seleccionadas a una puerta lgica cuyo tipo depender del tipo de
decodificador empleado. Esta puerta ser:
a) Compuerta OR para Decodificadores con salidas activas en Nivel Alto, ya que la funcin
deber ser activa siempre que se haga 1, uno varios de los trminos que constituyen
la funcin.
CIRCUITOS MULTIPLEXORES
Control
Los Multiplexores son circuitos
combinacionales con varias entradas y una nica
salida de datos, estn dotados de entradas de control
capaces de seleccionar una, y slo una, de las
entradas de datos para permitir su transmisin desde
la entrada seleccionada hacia dicha salida. La funcin
de Multiplexar consiste en enviar a voluntad por un
solo canal de salida alguna de las informaciones
presentes en varias lneas de entrada, esto s, el
multiplexor acta como un conmutador electrnico.
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN
MEDIA ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina 9
Estan formados por N - lneas de entradas de
informacin, una salida y n entradas de control.
Estn relacionas de la forma: N = 2n.
Segn la forma en que se realice esta divisin del medio de transmisin, existen varias clases
de multiplexacin: Multiplexacin por divisin de frecuencia, Multiplexacin por divisin de
tiempo, Multiplexacin por divisin de cdigo Y Multiplexacin por divisin de longitud de
onda.
Estos circuitos combinacionales poseen lneas de entrada de datos, una lnea de salida y
n entradas de seleccin. Las entradas de seleccin indican cul de estas lneas de entrada de
datos es la que proporciona el valor a la lnea de salida. Cada combinacin de las entradas de
seleccin corresponde a una entrada de datos, y la salida final del multiplexor corresponder al
valor de dicha entrada seleccionada. Para identificar la entrada de seleccin ms significativa,
por convenio esta siempre es la que est ms arriba (de mostrarse de forma vertical) o ms a la
izquierda (en horizontal), independientemente de su etiqueta identificatoria, a no ser que se
especifique lo contrario. Tambin se pueden construir multiplexores con mayor nmero de
entradas utilizando multiplexores de menos entradas, utilizando la composicin de
multiplexores.
APLICACIONES DE UN MULTIPLEXOR
Se deja al estudiante la
implementacin del circuito del
Multiplexor y su simulacin en
Proteus, para entender su
funcionamiento.
Por ejemplo, el Multiplexor 74LS157, contiene cuatro multiplexores con sus dos
entradas de datos y su salida cada uno. Tiene una entrada de inhibicin (STROBE G) activa a
nivel bajo (0V) y una entrada de seleccin (SELECT), comunes a los cuatro multiplexores.
Cuando STROBE est a nivel bajo, si la entrada SELECT est a nivel bajo, en la salida
aparece el valor del dato A; y si la SELECT est a nivel alto aparece el dato B. La figura
siguiente muestra la tabla de funcionamiento de uno de los multiplexores.
CIRCUITOS DEMULTIPLEXORES
Un Demultiplexor es un circuito
combinacional que tiene una entrada de
informacin de datos ( d ) y n - entradas
de control que sirven para seleccionar
una de las N= 2n salidas, por la que ha de
salir el dato que presente en la entrada.
Esto se consigue aplicando a las entradas
ENTRADAS SALIDAS
A B S0 S1 S2 S3
0 0 d 0 0 0
0 1 0 d 0 0
1 0 0 0 d 0
1 1 0 0 0 d
De la definicin ya se desprende que cualquier decodificador que excite slo una salida
entre varias, y est provisto de entrada de inhibicin o "enable", puede utilizarse como
demultiplexor, ya que las entradas del cdigo se pueden emplear como entradas de control y la
seal de inhibicin como entrada de datos.
Por el contrario, los decodificadores del tipo BCD a 7 segmentos que dan varias de sus
salidas para cada combinacin de entrada, no pueden ser utilizados como demultiplexores.
F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD +ABCD
1 (H)
La funcin contiene cuatro variables A, B, C y D que combinadas
dan lugar a 16 posibilidades. Si empleamos un Multiplexor de cuatro D0
entradas de control, ste dispondr de 16 canales de entrada, es decir, D1
uno para cada posible combinacin de las variables de la funcin. D2
Como la funcin est expresada en forma de Minterms, significa que D3
cada termino que la constituye corresponde a aquellas combinaciones D4
de las variables de entrada que hacen 1 dicha funcin. As tenemos D5
que: D6
D7
ABCD : 0001, ABCD : 0100, ABCD : 0110, ABCD : 0101, ABCD: 1001 D8 F
D9
ABCD : 0011, ABCD : 1110, ABCD : 0111, ABCD : 1100 D10
D11
Si aplicamos las variables de la funcin a las entradas de control y D12
conectamos a 1 los canales de entrada que se corresponden con las D13
combinaciones que intervienen en la funcin, y poniendo a 0 el D14
resto de los canales, tendremos la funcin implementada. Ver figura. D15
En dicha se agrupan por columnas todas las posibles combinaciones de tres de las variables
de entrada, dejando en las filas las posibilidades de la variable que resta.
BCD
000 001 010 011 100 101 110 111
A
0 1 1 1 1 1 1
1 1 1 1
D0 D1 D2 D3 D4 D5 D6 D7
B C D : 000, B C D : 010,
CIRCUITOS COMPARADORES
Cada una de estas banderas se activara solo cuando la relacin a la que corresponde sea
verdadera, es decir, su salida ser 1 y las otras dos producirn una salida igual a cero.
ENTRADAS SALIDAS
A B
A B S0 S1 S2
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0 S0
1 1 0 0 1
S1
S0, salida que compara A > B = A B
S2
S1, salida que compara A < B = A B
Es posible construir un multiplexor con compuertas de tres estados ( Tree State). Una
compuerta de tres estados es un circuito digital que exhibe tres estados. Dos de los estados
son seales equivalentes al 1 y al 0 lgicos, como en las compuertas convencionales. El tercer
estado es un estado de alta impedancia. El estado de alta impedancia se comporta como un
circuito abierto, lo que implica que la salida parece estar desconectada y el circuito carece de
significado lgico.
Multiplexor de 2 @ 1 Linea
con Tree State Multiplexor de 4 @ 1 Linea con Tree State
Las dos salidas se conectan entre s para formar una sola lnea de salida. (Cabe sealar
que este tipo de conexin no puede efectuarse con compuertas que no tengan salidas de tres
estados.) Si la entrada de seleccin es 0, el bfer superior queda habilitado por su entrada de
control, y el bfer inferior queda inhabilitado. Entonces, la salida Y es igual a la entrada A.
Cuando la entrada de seleccin es 1, se habilita el bfer inferior e Y es igual a B.
Cuando la entrada de habilitacin est activa, uno de los bferes de tres estados estar
activo, dependiendo del valor binario en las entradas de seleccin del decodificador. Una
investigacin cuidadosa revelar que este circuito es otra forma de construir un multiplexor de 4
lneas a 1.
Como se mencion anteriormente, las compuertas de tres estados tienen una entrada
de control que puede colocar a la compuerta en un estado de alta impedancia. Dicho estado se
indica con z en HDL. Existen cuatro tipos de compuertas de tres estados, que se ilustran en la
figura siguiente:
1. Dadas las tablas de verdad mostradas. Utilizando las condiciones DONT CARE Encuentre la
funcin de salida en cada caso e implemente el circuito lgico correspondiente. Justifique su
respuesta.
G = ( W + X )( Y + Z )( W + X + Y )( W + Y + Z )
i) Si las seales A y B estn en 1 de las 8:00 a las 11:00 am, la alarma debe de sonar.
ii) De las 11:00 am a las 3:00 pm, cualquiera de las dos entradas debe activarla.
iii) De las 3:00 pm. a las 11:00 pm, la alarma debe de activarse cuando cualquiera de las
dos entradas sea cero.
iv) Finalmente de las 11:00 pm. a las 8:00 am. la alarma debe activarse.
8. Disear un circuito que permita sumar tres nmeros binarios de cuatro bits. Simule su
funcionamiento en Proteus.
9. Disear un circuito que permita restar dos nmeros binarios de cuatro bits, mediante el
convenio Complemento a uno. Simule su funcionamiento en Proteus.
10. Disear un circuito que permita restar dos nmeros binarios de cuatro bits, mediante el
convenio Complemento a dos. Simule su funcionamiento en Proteus.
La mquina funciona correctamente al estar activado los cuatro sensores indicando que
est completamente lleno, en este caso, se activa una lmpara verde para indicar un
funcionamiento correcto. Cuando algn sensor intermedio no est activado, se activan dos
lmparas intermitentes, una azul y una alarma sonora para indicar un funcionamiento
indeseado, y que por lo tanto debe ser revisada.
ACTIVIDAD 2.1: Implementar un Teclado Hexadecimal, el cual entregue los datos en BCD a un
circuito lgico externo. a) Utilizando Minidip Swichs. b) Mediante Transistores al Tacto en Estado
de Conmutacin. Este montaje debe ser evaluado por el profesor.
ACTIVIDAD 2.2: Se dispone de un teclado hexadecimal y tres Displays ctodo comn. Se desea
disear un Circuito Lgico que permita visualizar en los displays tres caracteres alfanumricos
pulsados en el teclado. Esto s, al pulsar tres teclas cualesquiera estos caracteres deben
visualizarse en los displays. El circuito diseado debe darle prioridad al orden en que las teclas
son pulsadas. Obtenga su respectiva Tabla de Verdad y la funcin booleana minimizada. Dibuje y
Simule el Cicuito Lgico en Proteus. Monte el circuito en el Protoboard y compruebe su
funcionamiento. Este montaje debe ser evaluado por el profesor.
ACTIVIDAD 3.1: Se desea realizar un circuito de control para el toldo de una terraza de una
vivienda. El toldo tiene la funcin tanto de dar sombra como de proteger del viento y de la
lluvia. As que es un toldo resistente al viento y a la lluvia, manteniendo la terraza seca en los
das de lluvia. El circuito de control posee las entradas siguientes: S: Indica si hay sol, L: Indica si
llueve, V: Indica si hay mucho viento y F: Indica si hace fro en el interior de la casa. Segn los
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN
MEDIA ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina
22
valores de estas entradas se bajar o subir el toldo. Esto se realizar mediante la seal de salida
BT (Bajar Toldo). Si BT = 1, indica que el toldo debe estar extendido ( bajado) y si BT = 0, indica
que el toldo debe estar recogido ( subido). Ver figura.
El circuito que acciona el toldo debe funcionar segn las siguientes condiciones:
i) Independientemente del resto de seales de entrada, siempre que llueva se debe de
extender el toldo para evitar que se moje la terraza. No se considerar posible que
simultneamente llueva y haga sol.
ii) Si hace viento se debe extender el toldo para evitar que el viento moleste. Sin embargo, hay
una excepcin: an cuando haya viento, si el da est soleado y hace fro en la casa, se
recoger el toldo para que el sol caliente la casa.
iii) Por ltimo, si no hace viento ni llueve, slo se bajar el toldo en los das de sol y cuando
haga calor en el interior, para evitar que se caliente mucho la casa.
ACTIVIDAD 7.1: Una mquina de juego posee un sistema de lotera constituido por cuatro
pulsadores activados por las bolas que se deslizan sobre el tablero. El sistema funciona de tal
forma que concede una partida gratis cuando al introducir la bola en juego por el orificio de fin,
la combinacin binaria formada por los citados pulsadores es equivalente en decimal a uno de
los valores siguientes: 3, 7, 10, 11 y 15. a) Implementar el circuito necesario mediante
multiplexores de 4 @ 1 lineas. Explique detalladamente el proceso de diseo. simular en Proteus
y montar experimentalmente en un protoboard. b) Repetir el diseo utilizando un multiplexor
74LS151.
ACTIVIDAD 8.2: Obtenga la tabla de verdad y la funcin de salida optimizada que permite
controlar adecuadamente el funcionamiento de cada una de las valvulas. i) Utilizando
compuertas lgicas de dos entradas. ii) Usando decodificadores 3 @8 lineas. Simular en Proteus
este funcionamiento. Montar en Protoboard y verificar su funcionamiento. Este montaje debe
ser evaluado por el profesor.
En el rea II se programa la trayectoria por medio de treinta controles de tres posiciones cada
uno: I-F-D (a lo largo de una ranura).
En el rea III similar al rea I se indicar el ltimo cuadro de la trayectoria; en este cuadro el
cerebro del robot recibir la seal 11.
ACTIVIDAD 10.3: Montar en Protoboard el circuito lgico de control del robot para que recorra el
laberinto de la figura mostrada. Este montaje debe ser evaluado por el profesor.
ACTIVIDAD DE DESAFIO N 10.4: Realizar el circuito lgico de control del robot para
que entre por la salida del laberinto y salga por la entrada del laberinto.
ACTIVIDADES DE DESAFIO II .
ACTIVIDAD DE DESAFIO II.3. Realice el montaje de un circuito que permita restar dos
nmeros binarios de cuatro bits, mediante el convenio: (a) Complemento a uno y (b)
Complemento a dos, diseados en A.P N 8 y 9.
ACTIVIDAD DE DESAFIO II.4: Disear un circuito que permita sumar y restar dos nmeros
de cuatro bits cada uno con bit de signo, mediante los convenios complementos a uno a
dos. y visualizar el resultado de la operacin en un Display de 7 segmentos. Simular su
funcionamiento en Proteus.
ACTIVIDAD DE DESAFIO II.5. Disear un circuito que permita multiplicar dos nmeros
binarios de cuatro bits cada uno con bit de signo y visualizar el resultado de la operacin
en un Display de 7 segmentos. Simular su funcionamiento en Proteus.
RA C1= 0.01F
8 TALTO = 0.693 ( RA + RB ) C
7 4
TBAJO = 0.693 RBC
ENTRADAS SALIDAS
A3 A2 A1 A0 S1 S0
X X X 1 0 0 A1A0 00 01 11 10
X X 1 0 0 1 A3A2
X 1 0 0 1 0 00
1 0 0 0 1 1 01 1
11
A1A0 00 01 11 10
10 1
A3A2
FUNCIN S1
00 1
01 S0 = A0 A1A3A2 + A1A0A3A2 = A0A2 ( A1 + A3 )
11
10 1 S1 = A0 A1A3A2 + A1A0A3A2 = A1A0 (A3 + A2 )
FUNCIN S0
La figura siguiente muestra el circuito codificador de 4 @ lneas resultante
ENTRADAS SALIDAS
A7 A6 A5 A4 A3 A2 A1 A0 S2 S1 S0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 X 0 0 1
0 0 0 0 0 1 X X 0 1 0
0 0 0 0 1 X X X 0 1 1
0 0 0 1 X X X X 1 0 0
0 0 1 X X X X X 1 0 1
0 1 X X X X X X 1 1 0
1 X X X X X X X 1 1 1
Disear tericamente, el Sistema Lgico de Control optimizado, utilizando los integrados 74LS85
y 74LS48, que permite detectar que el nmero de botellas que han salido es igual al nmero de
botellas programado por el operario. Realice un Diagrama en Bloques que muestre el
funcionamiento del sistema, explicando la funcin de cada bloque. Explique detalladamente y
sin omitir ningn paso, el proceso de diseo. b) Simule en Proteus el funcionamiento del
sistema. c) Monte en un Protoboard el sistema diseado y compruebe experimentalmente su
funcionamiento.
ACTIVIDAD 13.1 Implementar un Circuito lgico que permita sumar tres nmeros binarios de
cuatro bits en BCD.
ACTIVIDAD 13.2 Implementar un circuito lgico que permita restar dos nmeros binarios de
cuatro bits. a) En forma directa. b) en Complemento a 1. c) En Complemento a 2. d) En BCD
Natural y e) En BCD Exc 3.
ANEXOS
TABLA DE FUNCIONAMIENTO DEL DECODIFICADOR 7448
MODOS DE OPERACIN.
1. MULTIVIBRADOR ASTABLE
La seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2,
esto debido a que el pin 7 presenta una baja impedancia a GND durante los pulsos bajos
del ciclo de trabajo.
El ciclo de trabajo presenta los estados alto y bajo, la duracin de los tiempos en cada
uno de los estados depende de los valores de R1, R2 (expresados en ohmios) y C (en
faradios), con base en las frmulas siguientes:
Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta se vuelve
a repetir (Tb - Ta).
El ciclo de trabajo es :
Para realizar un ciclo de trabajo igual al 50% se necesita colocar el resistor R1 entre la
fuente de alimentacin y la patilla 7; desde la patilla 7 hacia el condensador se coloca un
diodo con el nodo apuntando hacia el condensador, despus de esto se coloca un
diodo con el ctodo del lado del condensador seguido del resistor R2 y este en paralelo
con el primer diodo, adems de esto los valores de los resistores R1 y R2 tienen que ser
de la misma magnitud.
2. MULTIVIBRADOR MONOESTABLE
En este caso el circuito entrega un solo pulso de un
ancho establecido por el diseador. La frmula para
calcular el tiempo de duracin (tiempo en el que la salida
est en nivel alto) es: