`timescale 1ns / 1ps

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// Company:
// Engineer:
//
// Create Date: 17:29:56 04/08/2017
// Design Name:
// Module Name: bala_test_
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module bala_test_(a,reset,clk,x);
output reg [7:0]a;
input reset;
input clk;
input x;
parameter s0=3'b000;
parameter s1=3'b001;
parameter s2=3'b010;
parameter s3=3'b011;
parameter s4=3'b100;
parameter s5=3'b101;
reg [2:0]p_s;
reg [2:0]n_s;

always@(posedge reset,posedge clk)

begin
if(reset)
p_s=s0;
else
begin
case(p_s)
s0:n_s=s1;
s1:n_s=s2;
s2:n_s=s3;
s3:n_s=s4;
s4:n_s=s5;
s5:n_s=s0;
endcase
p_s=n_s;
end
end
always@(p_s,x)
begin
case(p_s)
s0:
if(x)
begin
a=7'b1111110;
end
 else
begin
a=7'b0000000;
end
s1:
if(x)
begin
a=7'b0110000;
end
else
begin
a=7'b0000000;
end
s2:
if(x)
begin
a=7'b1101101;
end
else
begin
a=7'b0000000;
end
s3:
if(x)
begin
a=7'b1111001;
end
else
begin
a=7'b0000000;
end
s4:
if(x)
begin
a=7'b0110011;
end
else
begin
a=7'b0000000;
end
s5:
if(x)
begin
a=7'b1011011;
end
else
begin
a=7'b0000000;
end
endcase
end
endmodule