UNIVERSIDAD DE ANTIOQUIA

FACULTAD DE INGENIERA
DEPARTAMENTO DE INGENIERA ELECTRNICA
LABORATORIO DE ELECTRONICA II

CONVERSORES ANLOGOS DIGITALES.

OBJETIVO:

Conocer tanto la fundamentacin terica, como su manejo, en los distintos mtodos de

conversin.

MARCO TERICO RESUMIDO:

Por definicin un conversor anlogo digital, es un sistema el cual toma un voltaje anlogo
continuo como seal de entrada Vx y lo convierte en un numero binario de n bits, el
cual puede ser fcilmente manipulado por sistemas o mtodos digitales.

El numero de n bits es un binario fraccional que representa la relacin entre un voltaje

Vx de entrada y el voltaje de escala total VFS del conversor.

Una amplia gama de tcnicas son usadas para este tipo de conversin, estudiaremos
solamente los mtodos mas comunes y ampliamente empleados, esto independiente de que
en la actualidad existe una amplia variedad de microcontroladores que poseen puertos
anlogos con su asociado conversor A/D, pero la mayora de ellos solamente maneja 8 bits.

Funcin de transferencia.

Esta puede expresarse mediante la ecuacin:

V x VREF b1 2 1 b2 2 2 bn 2 n

Expresin que es no otra cosa que la representacin de un fraccionario en donde:

Vx= Voltaje anlogo de entrada (Vxmin=0)

VREF= Voltaje de Referencia o de escala totalVFS
b1,b1bn=n bits de la palabra binaria.
Nota: El mximo valor de Vx esta determinado por:
a. Tamao de la palabra.
b. VREF o VFS
Ejemplo:

1. Para n= 4 bits

V x max V REF 2 1 * 1 2 2 * 1 2 3 * 1 2 4 * 1 0.9375VR

21. Para n= 8 bits

V x max VREF 2 1 * 1 2 2 * 1 2 3 * 1 2 4 * 1 2 5 * 1 2 6 * 1 2 7 * 1 2 8 * 1 0.9961VREF

Resolucin de conversin:

Definimos resolucin de conversin A/D, como el ms pequeo cambio de seal anloga

Vx que produzca el cambio de un bit en la palabra binaria, en este caso el bit menos
significativo (L.S.B).

Bajo estas condiciones el ms pequeo cambio de entrada detectable estar dado por:
V x V REF 2 n

Ejemplo: determinar el numero de bits que deber tener un conversor A/D para que
incrementos de 20.04V a la entrada produzcan un cambio en un L.S.B., si VREF=10V.

Solucin:

Tenemos:
V x V REF 2 n
LogV x LogV REF nLog 2
Log 10 Log 0.04
n
Log 2
n 7.966

As tomamos n = 8 bits

De la expresin anterior se desprende que una inherente incertidumbre Vx estar

presente en cualquier conversin Anloga/Digital, la cual deber tenerse en cuenta en
aplicaciones de diseo.
As si el problema en consideracin especfica una cierta resolucin en el voltaje anlogo
representativo de una variable fsica, tendremos que el tamao de la palabra (n bits) y el
valor de VREF debern ser adecuadamente escogidos a fin de que se logre la resolucin
requerida.

Si para efectos de sencillez tuvisemos un conversor de n=3bits, la relacin entrada salida

ideal para este elemento garficamente la podramos visualizar como:

Figura 6.1

Para n=3 bits tendremos 8 particiones las cuales se incrementan desde 000 111.

El ancho de un escaln representa el tamao del bit menos significativo, que corresponda a
V
un voltaje de entrada equivalente a: FS
2n

As para un conversor de n=3 bit, los puntos de transicin ideales estarn en:

1/16, 3/16,13/16 de VFS

Bajo estas condiciones tendremos un cdigo constante para un rango de voltaje de entrada
igual a 1LSB, este error se denomina ERROR DE CUANTIZACIN.

Nota: Con la finalidad de minimizar dicho error, para el caso de el conversor de 3 bit las
transiciones se trasladan a valores de 1/16 y no de 1/8, con lo cual el error de cuantizacin
de reduce a LSB.

MTODOS DE CONVERSIN
1. CONVERSOR CONTADOR EN RAMPA

Este mtodo se basa en la utilizacin de un conversor D/A de n bits el cual es utilizado

para generar cualquiera de las 2 n salidas discretas, mediante la aplicacin de una palabra
digital apropiada a la entrada.

Durante la conversin la salida del DAC deber verse como la generacin de una escalera.
Este tipo de conversor tiene una arquitectura como la mostrada en la figura:

Figura 6.2

La conversin se inicia con un pulso de reset con el cual el contador es llevado a cero. A
partir de este instante cada pulso de reloj, incrementa la cuenta, hasta cuando la salida V A
de el DAC excede el voltaje de entrada V X. En este punto la salida del comparador cambia
de estado con lo que se inhibe el reloj y para la cuenta, la salida del comparador indica que
la conversin ha sido completada y el contenido del contador binario representa el valor
convertido (digita) de la seal de entrada VX.

Caractersticas:
1. La Duracin del ciclo de conversin es variable y proporcional al voltaje V X, el mximo
periodo de conversin TMAX ocurrir para el nivel de seal de entrada referida a escala total
VFS y corresponder a 2 n pulsos de reloj.

2n
TMAX f c frecencia de reloj
fc

2. El valor binario en ele convertidor representa el mas pequeo voltaje (anlogo) de salida
de el DAC, en orden a que el DAC tenga una funcin de transferencia ideal que a
continuacin se grafica la salida del DAC deber ajustarse para un OFF-SET de 0.5LSB.

Figura 6.3

Nota: Es de observarse que la seal de entrada deber permanecer constante durante el

tiempo de entrada de conversin. Su principal desventaja radica en la relativa baja rata de
conversin ya que requiere 2 n pulsos de reloj para la ms larga conversin (punto en el
cual el contador presenta OVER FLOW).
As para un DAC de 10 bits y fc=10MHz, este tomara un mximo de: 210 1.024mseg
para VFS.

2. CONVERSORES DE APROXIMACIONES SUCESIVAS.

Los conversores de aproximaciones sucesivas utilizan una tcnica o estrategia ms

eficiente, mediante la variacin de la referencia de entrada al comparador. Como resultado
para la conversin se requerir solamente de n pulsos de reloj para completar una
conversin de n bits.

Este tipo de conversor es expuesto en la siguiente figura.

Figura 6.4

Esta tcnica emplea el mtodo de bsqueda de un binario para establecer la mejor

aproximacin a VX.

Para ilustrar este mtodo tomemos el caso elemental de un conversor de n=3 bits: una vez
V
efectuado el RESET el arreglo lgico SAL ajusta el DAC para una salida de Vx FS
2
7
V FS , esto debido a que con 3bit tendremos 8 particiones de VFS y que con la finalidad
16
de conseguir precisin en la cuantizacin se ajusta en (1/16) y no en un (1/8)(1/2LSB) .

1 7
Nota: La salida se ajusta en V FS equivalente V FS y espera a que el DAC se ajuste
2 16
a un valor de salida y luego chequea la salida de el comparador.
 V FS
En este punto el DAC tendr un ajuste de (-0.5LSB) o sea un equivalente .
16

7VFS V
En binario este punto corresponder a la palabra 100 (3bit) Vx FS .
16 2
V
Al siguiente pulso de reloj, la salida del DAC se incrementa en FS , si la salida de el
4
V FS
comparador es un uno (1), pero si es un cero se incrementa en .
4

Figura 6.5

La salida del comparador se chequea nuevamente; con el nuevo pulso de reloj tendremos
V
que la salida del DAC puede ser incrementada decrementada en FS , dependiendo de
8
si la salida del comparador es 1 0.
Luego se hace una tercera comparacin.

El binario final de salida no se cambia si V X es mayor que el valor de salida final del DAC
y ser decrementado en un LSB si VX es menor que el voltaje de salida del DAC.En nuestro
caso, la conversin es completada al final de los tres pulsos de reloj.

En el siguiente grafico se muestre la posible secuencia de cdigos del ejemplo:

 Figura 6.6

Rpidas ratas de conversin son posibles con la tcnica de aproximaciones sucesivas, por
ejemplo para un conversor de n=10bits y un reloj fclock=1MHz (t0=1seg), una conversin
se podr completar en 10 seg, pudiendo producirse 10 5 conversiones/seg.

Nota: se requerir que el voltaje de entrada V X permanezca constante durante el periodo

de conversin. Sin embargo son aceptables pequeas variaciones de 0.5LSB o su
V
equivalente FSn .
2.2

El periodo de conversin:

n
TC
fc
El ancho de banda esta limitado a:

fc
f0
2 n 2
n

3. CONVERSORES DE RAMPA DE DOBLE PENDIENTE

Este tipo de conversor se halla comnmente en sistemas de adquisicin de datos y en
instrumentacin.

Figura 6.7

El ciclo de conversin esta constituido por dos intervalos de integracin separados:

1. El voltaje desconocido VX es integrado un perodo de tiempo T1 conocido.
2. El valor de esta integral es comparado con un voltaje de referencia conocido, el cual es
tambin integrado durante un tiempoT2 variable.

Grficamente tendremos:
 Figura 6.8

Al aparecer es pulso START el contador es llevado a 0 (RESET), se har tambin

RESET en el integrador a un voltaje ligeramente negativo.
Cuento la salida del integrador pase por cero el voltaje de entradaV X es conectado a la
entrada positiva del integrador ya que en este instante se da la orden de cierre de S1.
El voltaje VX ser integrado durante un periodo T1 fijo.

2n
T1
fc
Al final de T1 en el contador de se tendr (OVER FLOW) acarreo con lo cual se da la
orden apertura se S1 y cierre de S2, VREF es conectado a la entrada positiva del
integrador.

Bajo estas condiciones la salida del integrador empezara a decrecer hasta pasar por cero,
con lo cual el comparador cambia de estado y tendr fin de conversin EOC.

N
t2
fc
N: Numero acumulado en el contador durante la segunda fase de operacin.
Durante la cada de la rampa el contador continuara acumulando pulsos de reloj, y al final
el nmero en el contador representara el valor cuantizado del voltaje desconocido VX.
Este valor cuantizado de VX depender del tiempo t2; durante t1 tendremos un voltaje V1
dado por:

t1
1
RC 0
V1 Vxdt

Si mediante circuiteria SAMPLE AND HOLD VX es mantenido constante:

1
V1 VxT1
RC

Al final de T1 la entrada al integrador es swicheada a una referencia positiva, el comparador

vera un voltaje de entrada el cual decrece partiendo del valor V1 como:
T 1T 2
1
V2 V1
RC V
T1
REF dt

1 1
V2 VxT1 t 2V REF
RC RC

Mientras tanto el contador es activado y acumulara pulsos de reloj hasta cuando V2=0 (esto
durante T2).

t2
Vx V REF
T1

De este resultado vemos que el tiempo de conteot 2, esta linealmente relacionado a VX, e
independiente de la constante de tiempo RC.
As podremos escribir:

N

Vx t 2 f c
nota : V vaolor promedio
V REF T1 2 n

fc
Vx N
n
V REF 2

Conclusiones:
 Durante el primer periodo de integracin se requieren 2 n periodos de reloj, para el
segundo (t2) se requerirn N periodos de reloj; Tc ser variable y podr tener una
2.2 n
duracin mxima : Tc MAX N MAX 2 n
fc
Aunque es mucho ms lento que los conversores de aproximaciones sucesivas, este
tipo de conversor ofrece excelente linealidad tanto diferencial como integral.
Puesto que el integrador funciona pasa-bajo, si seales senoidales son aplicados a la
entrada, cuyas frecuencias (armnicos) sean mltiplos exactos de el reciproco de el
tiempo de integracin t1, tendremos integrales de valor cero y no aparecern a
la salida del integrador.
Esta propiedad es usada en muchos tipos de voltmetros digitales equipados con
conversores A/D de doble pendiente (7106-07), cuyo tiempo de integracin ajustado
externamente, sea un mltiplo de 50 60Hz. Esta propiedad es usualmente llamada:
Modo Normal de Rechazo.

Figura 6.9

Combinando las propiedades de integracin, con cuidadosos diseos, es posible obtener

conversores de muy alta exactitud con resolucin que exceda los 20 bits, pero con una
lgica relativa baja rata de conversin.
En desarrollos recientes la rampa de doble pendiente ha sido modificada, fases extras de
integracin para eliminacin automtica de OFF-SET, tcnica denominada:QUAD-
SLOPE QUAD-PHASE CONVERTERS.

Tambin se han desarrollado conversores de Rampa Triple usando tcnicas en las que la
rampa de bajada tiene ajuste de tiempo T 2, introducindose una gran mejora en la
n
velocidad de integracin en el factor
2 2 para un conversor de n bits.

4. Conversor paralelo (FALSH CONVERTERS)

Este tipo de conversor, es en la actualidad uno de los de mas alta velocidad desarrollado.
Un modelo tpico de este conversor se expone en la siguiente figura: n=3 bits.

Figura 6.10

En la figura anterior se expone el caso de un conversor FLASH (paralelo) de 3 bits en el

cual la entrada VX es comparada de manera simultnea con 7 voltajes de referencia
diferentes.
El circuito lgico codifica las 7 salidas de los comparadores en nuestro caso en tres bits,
palabra que representa el valor cuantizado del voltaje de entrada.
La velocidad de este tipo de conversor solo se vera limitada por el retardo caracterstico de
los compradores y el tiempo de propagacin de el circuito lgico combinacional.
Su resolucin esta definida por el nmero de bits de salida para n bits se requerirn:
2n 1
Comparadores, al igual que voltajes de referencia. Por esta razn el costo de
implementacin crece rpidamente con el orden de resolucin.
Estos conversores alcanzan ratas efectivas de conversin tpicas del orden de
10 100 *10 6 conversiones / seg.

5. CONVERSORES BIPOLARES.
Normalmente los conversores desarrollados, cualquiera que se a la tcnica empleada no
ofrece entradas bipolares que operen en rangos V REF y estn diseados mejor para hacer
conversin bipolar de seales de entrada, empleando tcnicas como:
OFF-SET BINARIO
DOS COMPLEMENTO
SIGNO Y MAGNITUD
La operacin bipolar puede simularse por ejemplo de acuerdo con el siguiente grafico:

Figura 6.11

El la grafica se presenta el caso en que un amplificador inversor es o no switcheado en

serie con un ADC (unipolar), con la finalidad de invertir o no la seal VX de entrada.
Los switches S1 y S2 son controlados por el comparador que es quien sensa la polaridad de
la seal de entrada.

TRABAJO A REALIZARSE.

Para la realizacin de esta practica emplearemos el conversor A/D-0808 0809 cuya nica
diferencia radica en el hecho de que el ADC 0808 tiene un error total de digitalizacin no
ajustado de 1/2LSB mientras que en el ADC 0809 es de 1 LSB y usan la tcnica de
aproximaciones sucesivas para 8 bits y 8 canales multiplexados, compatible con P y C.
Este chip elimina la necesidad de ajuste de cero y escala total externos.
La salida de alimentacin VCC=5.0 V y un consumo de potencia menor de 15mwatts; se
caracteriza por su relativa alta velocidad de conversin
tc= tiempo de conversin tpico = 100seg con fclock=640KHz
VREF(+)tpico =5.0V Mx. VCC+0.1V
Si embargo VREF(+) puede ser menor, de acuerdo con el rango VFS elegido.
VREF(-)tpico =0 V
Rango de voltaje anlogo de entrada:
Mn 0.0V
Mx. VCC+0.1V

Esto se debe interpretar como: Vin no debe exceder la fuente de alimentacin en ms de

100mV. Para conseguir un cdigo de salida correcto, as para el rengo 0-5V de entrada no
se podr tener VCC menos de 4.9V.

ESPECIFICACIONES DE TIMING

tws (Mnimo (ancho) de pulso de START 100nSeg

twale (Mnimo ancho de pulso(Adress Latch 100nSeg
Enable)
tH (Mnimo tiempo de mantenimiento 25nSeg
(Adress))
tC (tiempo de conversin fc = 640KHz)TIP 100Seg
fc (Frecuencia de reloj) Mn=10KHz TIP=640KHz
Mx=1280KHz
tEOC (END OF CONVERT DELAY TIME) 8+2Seg periodos de reloj.
1

DIAGRAMA DE BLOQUES
1
Ver diagrama de Timing
 Figura 6.12

Descripcin Del multiplexor:

Este elemento tiene 8 canales anlogos referidos a GND(pin 13), los cuales son
multiplexados. Un canal en particular puede ser seleccionado de acuerdo con los cdigos de
la tabla anterior, estas direcciones son llevadas al decoder durante las transiciones L-H de la
seal ALE (ADDRESS LATCH ENABLE).

DIAGRAMA DE CONEXIONES.
 Figura 6.13
DIAGRAMAS DE TIMING

Figura 6.14
Ntese que de acuerdo con el diagrama anterior la orden START deber estar retardada
con respecto a la ALE.
Nota: si VCC=VREF=5.12V tendremos que el rango de escala total ser dividido (para 8 bits)
en 256 pasos estndar y al mas pequeo valor de el paso (1LSB) corresponder a:
5.12V
20mV
256

En el siguiente grafico se expone el diagrama de una aplicacin tpica compatible con P

C
y en la cual se ha adicionado el diodoD con la finalidad de provocar un pequeo retardo
entre la orden ALE y START como se surgiere en el diagrama de timing
correspondiente:

Figura 6.15

En la siguiente Grafica se presenta el circuito sugerido para la realizacin de esta practica

en el laboratorio, en la que se tiene operaron automtica a partir de una orden inicial
START, sin tener que recurrir a un perifrico (P C).
Figura 6.16

Figura 6.17
 Figura 6.18

CKL CLOCK
ALE ADDRESS LATCH ENABLE
OE OUTPUT ENABLE
EOC END OF CONVERSION
ADD ADDRESS LINE