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El siguiente Informe Previo muestra bsicamente aplicar el algebra de boole , los cuales
buscan la simplificacion e implementacion de funciones y conversion de codigos que es
un elemento lgico que traduce una palabra de "n" bits a otra de "m" bits las cuales se
refieren al mismo valor decimal en general la utilizacin de las funciones y codigo nos
servir como base para el desarrollo del curso
OBJETIVO
El laboratorio de acuerdo a sus experimentos tiene como finalidad:
Compruebe el funcionamiento de los flip flops en Mquinas de Estados Finitos.
Compruebe el funcionamiento de los flip flops en Registros y Contadores.
Compruebe el funcionamiento de memorias tipo 2716 y/o 2732, as como la
6116 (RAM ESTTICA).
TEORA
A. Circuitos integrados
milmetros cuadrados de rea, sobre la que se fabrican circuitos electrnicos que Field Code Changed
D. Sumadores
F. Decodificadores
G. Multiplexores
H. LATCH
I. FLIP-FLOPS
Las mquinas de estados finitos, cuyo nombre proviene del hecho de que el
comportamiento funcional de estos circuitos puede representarse mediante un
nmero finito de estados, son una clase general de circuitos en los que las
salidas dependen de la conducta anterior del circuito, as como de los valores
presentes en las entradas. Tambin se denominan circuitos secuenciales. En la
mayor parte de los casos se usa una seal de reloj para controlar la operacin
de un circuito secuencial; un circuito de este tipo se llama circuito secuencial
sncrono. La alternativa, en la que no se emplea ninguna seal de reloj, se
denomina circuito secuencia asncrono. Es ms fcil disear circuitos sncronos
y se utilizan en la inmensa mayora de las aplicaciones prcticas. Estos circuitos
son el tema del presente trabajo.
DESARROLLO DE LA EXPERIENCIA
TABLA DE VERDAD
S R Q Q
0 0 Q Q
0 1 0 1
1 0 1 0
1 1 X X
Latch SR con compuertas NAND
TABLA DE VERDAD
S R Q Q
0 0 X X
0 1 1 0
1 0 0 1
1 1 Q Q
TABLA DE VERDAD
EN S R Q Q
0 X X Q Q
1 0 0 Q Q
1 0 1 0 1
1 1 0 1 0
1 1 1 X X
Latch SR con compuertas NOR controlado por compuertas
TABLA DE VERDAD
EN S R Q Q
0 X X Q Q
1 0 0 X X
1 0 1 0 1
1 1 0 1 0
1 1 1 X X
Latch SET
TABLA DE VERDAD
S Q Q
0 X X
1 1 1
Latch RESET
TABLA DE VERDAD
R Q Q
0 0 0
1 X X
Cuando la lnea de inicio est a 0, esta activa el reset de Qa y Qb, lo cual hace que sus
salidas estn a cero sin importar las entradas.
Cuando la lnea de inicio se pone a 1 se observa la siguiente secuencia
Si se retorna la lnea de inicio a cero , tanto Q1 como Q2 volvern a nivel 0 por estar
activado el reset.
Se puede observar tambin que este circuito es un contador binario de 0 a 4.
halle:
a. Tabla de estados
b. Tabla de estados reducida
c. Implemente el circuito con FF J-K
d. Halle la secuencia de estados cuando x=0.
e. Halle la secuencia de estados cuando x=1.
SOLUCION:
a) Se realiza la tabla de estados
X=0 X=1
0 3/0 5/1
1 6/0 0/0
2 1/0 1/0
3 2/0 5/1
4 5/1 2/0
5 5/1 4/0
6 0/0 2/0
Para Jo:
J0= 2 + 2 1
Para K0:
K0= 21 + 10 + 10 = 21 + 0(1 )
Para J1:
J1= 2 + 2 0
Para K1:
K1= 0 + 2
Para J2:
J2= 1 0 + 10 + 10 = 1(0 ) + 10
Para K2:
J2= 1 + 0
Para Z:
e) Cuando x=1(Se utiliz una seal cuadrada de 1khz unipolar como seal de clock)
4. Disee e implemente en el laboratorio, un circuito secuencial utilizando FF tipo
D, conectados en cascada, de modo que desplace un bit hacia la derecha y
recircule continuamente.
Flip Flop SR
Se disea a partir del latch SR con enable, solo que esta vez la entrada enable
va conectada a un detector de transicin de impulso conformado por dos NOT ,
1 NAND y la seal de reloj.
Flip Flop D
D Q Q* S R
0 0 0 0 X
0 1 0 0 1
1 0 1 1 0
1 1 1 X 0
S=D , R=D
Entonces el circuito seria el siguiente:
Flip Flop J-K
J K Q Q D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0
Para D:
D=JQ + KQ
Se implementa el circuito:
Flip flop T:
T Q Q* J K
0 0 0 0 X
0 1 1 X 0
1 0 1 1 X
1 1 0 X 1
J=T , K=T
Implementando el circuito
BIBLIOGRAFA
[1] John F. Wakerly, Diseo digital, 3era edicin.
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http://www.ie.itcr.ac.cr/rsoto/TTL%20Data%20Book%20y%20mas/MANUAL_T
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