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1. Presentar en Laboratorio el Layout del Inversor realizado por usted, considerar para el layout el
esquema de la Figura A y la Figura B del diagrama de barras Stick. Tratar de conseguir un layout
de dimensiones mnimas. Mostrar y describir las vistas de corte 2D y 3D.
2. Para el Layout del Inversor hallar la frecuencia mxima de operacin y el rea ocupada del
Layout.
- Como se puede observar el tiempo de respuesta en la Salida para que la seal decaiga de 1 a 0 es
7ps y el tiempo de respuesta para que la seal cambie de 0 a 1 es 14ps; por lo tanto la seal de
entrada debe tener un periodo mnimo de 2x(14ps) = 28ps lo que ocasiona que la frecuencia
mxima en la entrada sea 35.7 GHz.
- Como se puede observar la altura es 26 y el ancho es 58, por lo tanto el rea ser 1508 (), es
igual a 0.125m, entonces rea = 23.56(m)
3. Para el Layout del Inversor extraer la descripcin CIR(Spice) y la descripcin CIF del inversor, en
cada caso establecer las reglas principales de sintaxis y describir sus contenidos.
i. En base al archivo cir y usando la vista del Layout del inversor, mediante lineas
punteadas indique las dimensiones L,W, identifique las capacidades parsitas hacia GND
desde los nodos (G,D,S) y sus valores respectivos.
- Se puede observar de acuerdo a la informacin del archivo que las dimensiones del polisilicio es de
Ancho de 0.25um y el largo es de 1um, tanto para el que se encuentra sobre el transistor P y el
transistor N.
ii. En base al archivo cif y usando la vista del Layout de su inversor, mediante lineas
punteadas identifique los valores de coordenadas (X,Y) que definan las capas de
polisilicio, difusiones, contactos y metal.
4. Presentar el Layout de la puerta NAND, hacer su diagrama de barras Stick, tratar de conseguir un
Layout de dimensiones mnimas. Mostrar y describir las vistas de corte 2D y 3D.
- El corte en 2D:
El corte de los Transistores Nmos:
- El corte en 3D:
5. Para circuitos digitales MOS mostrados en la figura 1,2,3. Analizar y determinar funcin lgica de
salida de los circuitos. Presentar el Layout de uno de ellos y corrobar su funcin lgica mediante
simulacin, medir el rea del Layout y hallar la frecuencia mxima de operacin.
S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
- Mapa de karnaugh
Sln1
00 01 11 10
0 1 1 0 1
ln2
1 0 0 0 1
- Analizando la Figura 2 :
x y F
0 0 Z4
0 1 Z3
1 0 Z2
1 1 Z1
- Analizando la Figura 3:
Como se puede observar en el diseo sobresale las puertas de paso P1 y P2, se analizar el
comportamiento del sistema a continuacin :
Por lo tanto el circuito tiene capacidad de retener el valor que estaba en la entrada D cuando
el CLK = 1 por ello el circuito es un Latch tipo D.