5.1. Cerrojo (LATCH) RS NOR y NAND.

Este circuito se caracteriza por la presencia de dos entradas una R (RESET), S (SET) y dos salidas Q y
Q . Para que un circuito se comporte como cerrojo debe cumplir con las siguientes condiciones:
Las salidas del circuito Q y Q deben estar en estado estable antes de cambiar el estado de las
entradas S y R.
Solo se puede cambiar una entrada por vez.
S y R no se deben activar al mismo tiempo.
Las salidas Q y Q son complementarias.
La activacin de S con R inactiva, hace que la salida Q sea igual a 1. (PRESET).
La activacin de R con S inactiva, hace que la salida Q sea igual a 0. (RESET).
Si R y S estan inactivas las salidas Q y Q deben permanecer en el mismo estado (memoria).

Las otras dos entradas de las compuertas NOR son las salidas de las mismas. A continuacin se
muestran los cerrojos RS NOR y NAND.

Figura 78. LATCH RS tipos NOR y NAND.

En el latch RS las dos salidas deben complementarse en todo momento. Si alguna combinacin lgica
de las entradas R y S no cumple esta condicin entonces esas salidas no sern vlidas. A continuacin
se describe la tabla lgica de un cerrojo RS tipo NOR.

R S Qi Qi Funcin
0 0 Qi1 Qi1 almacenar
0 1 1 0 SET
1 0 0 1 CLR
1 1 0 0 No se emplea

Figura 79. Funcionamiento de un cerrojo RS tipo NOR.

Las salidas Q y Q cambian de estado con niveles lgicos altos en las salidas, por lo tanto se puede
usar el smbolo lgico de la figura 80 para representar un cerrojo RS con compuertas NOR.

Figura 80. Smbolo lgico y funcionamiento de un cerrojo NOR RS.

A continuacin se describe la tabla lgica de un cerrojo RS tipo NAND.

R S Qi Qi Funcin

0 0 1 1 No se emplea
0 1 1 0 SET
1 0 0 1 CLR
1 1 Qi1 Qi1 almacena

Figura 81. Funcionamiento de un cerrojo RS tipo NAND.

Las salidas Q y Q cambian de estado con niveles lgicos bajos en las salidas, por lo tanto se puede
usar el smbolo lgico de la figura 82 para representar un cerrojo RS con compuertas NAND.

Figura 82. Smbolo lgico y funcionamiento de un cerrojo RS tipo NAND.

En este tipo de circuitos se requiere que las compuertas tengan negacin. Si no lo tienen simplemente la
condicin de que las dos salidas deben complementarse en todo momento no se podra cumplir.

5.2. Cerrojo (LATCH) con entrada de habilitacin.

En este circuito se agrega una entrada adicional al cerrojo RS que habilita o deshabilita el
funcionamiento del mismo. A continuacin se muestra el circuito y la tabla lgica que gobierna su
funcionamiento.

Figura 82. Cerrojo RS con entrada de habilitacin.

Figura 82. Funcionamiento del cerrojo RS con habilitacin.

R S C Qi Qi Funcin
X X 0 Qi1 Qi1 Almacena
0 1 1 0 1 CLR
1 0 1 1 0 SET
0 0 1 Qi1 Qi1 Almacena
1 1 1 1 1 No se emplea
5.3. Cerrojo (LATCH) con entrada de habilitacin y estado permitido eliminado (LATCH tipo
D):
Para eliminar el estado no permitido se unen a travs de una compuerta NOT las entradas R y S. A esta
configuracin circuital se le conoce como cerrojo tipo D. A continuacin se muestra el circuito y su
tabla de funcionamiento lgico.

Figura 83. Latch tipo D.

En la figura 84 se muestra el funcionamiento del latch tipo D.

Figura 84. Funcionamiento del latch tipo D.

De los circuitos de la figura 84 se extrae la tabla de funcionamiento lgico del LATCH tipo D.

D C Qi Qi Funcin
X 0 Qi1 Qi1 Almacena
0 1 1 0 SET
1 1 0 1 CLR

Este tipo de circuitos cambian su salida cuando la entrada se encuentra en un nivel de voltaje alto, es
decir, mientras se mantenga ese nivel de voltaje la salida del LATCH D ser igual a la negacin del
voltaje aplicado en la entrada D.
En la figura 85 se muestra el funcionamiento del latch tipo D con respecto al tiempo.

Figura 85. Funcionamiento con respecto al tiempo de un lacth tipo D.

5.4. Circuitos sincronizados por pulsos de reloj.

Este tipo de circuitos se distinguen de los anteriores porque responden en los flancos de la seal de
reloj y no en el nivel de la misma (transicin de una seal de alto a bajo (descendente) o de bajo a alto
ascendente). El circuito maestro-esclavo o conexin en cascada de dos cerrojos tipo D tiene la
caracterstica descrita anteriormente. Mientras el maestro cambia su salida cuando el reloj se encuentra
en su nivel lgico alto, el esclavo se encuentra deshabilitado y almacenando el ltimo estado. Si la
seal de reloj es baja, entonces el maestro almacena su ltimo valor y el esclavo cambia de estado pero
solo en el flanco porque su dato no puede cambiar debido al estado de memoria del maestro. En la
figura siguiente se muestra la conexin maestro-esclavo.

A continuacin se muestra en diagrama temporal el funcionamiento del circuito maestro-esclavo.

Un segundo tipo de flip flops utiliza los detectores de flancos de la seal de reloj, ya sean ascendentes o
descendentes. La deteccin se logra debido al retardo temporal entre las seales CLK y CLK . En la
figura 86 se muestran tres detectores; el primero para flanco ascendente, el segundo para flanco
descendente y el tercero detecta los dos flancos.
 Figura 86. Circuitos detectores de flancos.

El primer circuito activado por el flanco de una seal de reloj es flip-flop tipo D se distinguen de los
anteriores (CERROJOS) porque responden en los flancos de la seal de reloj y no en el nivel de la
misma (transicin de una seal de alto a bajo (descendente) o de bajo a alto (ascendente). El flip-flop D
se construye con un LATCH tipo D cuya seal de habilitacin se genera con un circuito detector de
flancos. Este circuito se muestra en la figura 87.

Figura 87. Flip-flop tipo D.

Los smbolos que se emplean para distinguir los flip-flops tipo D se muestran en la figura 88.

Figura 88. Smbolos lgicos para el flip-flop tipo D.

El diagrama de tiempos que se muestra en la figura 89 ilustra el comportamiento de la salida Q en un
flip-flop tipo D de flancos ascendentes (marrn) y de flancos descendentes (verde).

Figura 89. Funcionamiento de un flip-flop tipo D con flancos ascendentes.

En la figura anterior existe una condicin indefinida cuando se cambia el valor de la seal D justo en el
flanco ascendente de la seal de reloj. Este estado indefinido se puede dar por la violacin de uno de
los tres tiempos (TSETUP, THOLD y TQ) que a continuacin se explican:

TSETUP: es el tiempo mnimo necesario que debe permanecer estable la lnea de datos antes del flanco de
la seal de reloj.
THOLD: es el tiempo mnimo necesario que se debe mantener estable la seal conectada en la lnea de
datos, despus del flanco en la seal de reloj.
TQ: es el tiempo medido entre la aparicin del flanco en la seal de reloj y el cambio de estado en la
seal de salida.

A continuacin se muestra en la figura 90, un diagrama temporal de funcionamiento de un FLIP-FLOP

tipo D (imagen tomada de EE178 lecture module 3 XILINX).

Figura 90. funcionamiento en el tiempo de un flip-flop tipo D.

La tabla de verdad que describe el funcionamiento del flip-flop tipo D se muestra a continuacin:
 D CLK Qi i Funcin
Q
0 0 1 CLR
1 1 0 SET

A partir de la tabla de estados lgicos se puede deducir una ecuacin que relacione la entrada con la
salida Q de la siguiente manera:

Qi=D

El flip-flop tipo JK aprovecha las cuatro posibilidades que brindan las dos entradas J y K. En la figura
91 se muestra el circuito que representa un flip-flop JK.

Figura 91. Flip-flop JK.

El funcionamiento del circuito se muestra en la figura 92:

Figura 92. Funcionamiento de un flip-flop JK.

La tabla de verdad del flip-flop JK se muestra a continuacin:

J K CLK Qi Qi FUNCIN
0 0 Q i1 Q i1 ALMACENA
1 1 Qi1 Qi1 TOGGLE
1 0 1 0 SET
0 1 0 1 CLR

La ecuacin lgica que relaciona la entradas J y K con las salidas Q y Qi del flip-flop JK se muestra
a continuacin:

D=J Qi1 + K Q i1 Q i=DQ i=J Q i1 + K Q i1

El diagrama de tiempos se muestra en la figura 93 sirve para demostrar el funcionamiento del flip-flop
JK:

Figura 93. Diagrama temporal de un flip-flop JK.

El flip-flop T tiene como principal caracterstica el complemento o negacin de la salida del

dispositivo. Tiene dos estados posibles el primero es almacenamiento y el segundo es complemento o
negacin de la seal de salida Q. La figura 94 muestra el circuito de un flip-flop T.

Figura 94. Circuito de un flip-flop T.

La tabla de verdad del flip-flop T se muestra a continuacin:

T Qi Qi Funcin
0 Q(i1 ) )
Q(i1 Almacena
1 )
Q(i1 Q(i1 ) TOGGLE

La ecuacin lgica que relaciona la entrada T con las salidas Q y Qi del flip-flop T se muestra a
continuacin:

D=T Qi1+ T Qi Q i=DQi=T Q i1+T Q i=T Q i1

El diagrama de tiempo que se muestra en la figura 95 revela la falla ms notable del funcionamiento de
un flip-flop tipo T: su entrada no borra ni pone en alto la salida del mismo. Para lograr este cometido se
necesitan seales adicionales llamadas entradas asincrnicas.

Figura 95. Falla de un flip-flop T.

Los flip-flops utilizan entradas adicionales para poner en un estado inicial conocido su salida. Este tipo
de seales no dependen del flanco de la seal de reloj para activar o desactivar la salida del flip-flop. La
entrada asincrnica RESET pone en estado lgico bajo la salida mientras permanezca en estado lgico
alto dicha seal. Si la entrada asincrnica RESET es de actividad baja entonces con un nivel lgico
bajo en ella, la salida del flip-flop permanecer en estado lgico bajo. Otra entrada asincrnica es la
seal de PRESET. Esta seal pone en nivel lgico alto la salida mientras permanezca en el nivel de
actividad previamente fijado por el diseador. En la figura 96 se muestran los circuitos que representan
flip-flops tipo D con seales de RESET y PRESET.
 Figura 96. Flip-flop tipo D con entradas asincrnicas RESET y PRESET.

En la figura 97 se muestra un ejemplo de la accin de estas seales en un diagrama temporal para un

flip-flop tipo T con seal de RESET activa baja.

Figura 97. Diagrama temporal de un flip-flop tipo T con seal de RESET activa baja.
Tarea. Graficar el comportamiento de las seales D1, D2, Q1 y Q2 en el circuito que se muestra en la
figura: