Electrnica Digital: Diseo y

Lgica Secuencial

Profesor:
Ing Andrs Felipe Surez
Grupo de Investigacin en Percepcin
y Sistemas Inteligentes.

Email:
Andres.suarez@correounivalle.edu.co
Tabla de Contenido
Recordando lgica combinacional
Algebra booleana
Procedimiento de diseo
Ejemplo.

Lgica secuencial
Realimentacin
Latch SR
Flip-flop D
Flip-flop JK
Contador asncrono
Contador sncrono

Aplicacin
Algebra Booleana
El algebra booleana es la matemtica de los circuitos
lgicos, describe diferentes tipos de operaciones lgicas
sobre variables booleanas, que son aquellas que solo pueden
tomar dos valores: 0 1 .

Estos variables pueden representar, adems de un nmero

binario, diferentes estados o situaciones:

0 = Falso, Apagado, Sin tensin, Interruptor Abierto

1 = Verdadero, Encendido, Tensin, Interruptor cerrado

Reglas:

1. A +0=A 5. A +A=A 9. A=A

2. A +1=1 6. A +A=1 10. A + AB = A
3. A 0=0 7. A A=A 11. A + AB = A + B
4. A 1=A 8. A A=0 12. (A + B)(A + C) = A + BC
Procedimiento de Diseo
El diseo de circuitos lgicos parte de la especificacin del problema
y culmina en un diagrama lgico del circuito o en un conjunto de
funciones booleanas.

Procedimiento:

1. Deduzca el nmero de entradas y salidas del circuito y asigne

un nombre a cada una.
2. Deduzca la tabla de verdad que define la relacin entre las
entradas y las salidas.
3. Obtener las funciones booleanas simplificadas para cada
salida en funcin de las entradas.
4. Realizar el circuito lgico y verificar.
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

1. Identificar las entradas y las salidas

Circuito lgico

4 bits 1 bit

Nombres: a b c d Nombre = f
A3 A2 A1 A0
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1
detecte los nmeros primos entre 0 0 1 0
el 0 y el 15 0 0 1 1
0 1 0 0

2. Relacionar las entradas y las 0 1 0 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0
el 0 y el 15 0 0 1 1
0 1 0 0

2. Relacionar las entradas y las 0 1 0 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1
0 1 0 0

2. Relacionar las entradas y las 0 1 0 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0

2. Relacionar las entradas y las 0 1 0 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1
Procedimiento de Diseo
Ejemplo A B C D F
0 0 0 0 0
Disear un circuito lgico que 0 0 0 1 1
detecte los nmeros primos entre 0 0 1 0 1
el 0 y el 15 0 0 1 1 1
0 1 0 0 0

2. Relacionar las entradas y las 0 1 0 1 1

salidas: Tabla de verdad 0 1 1 0 0

0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte 0 0 1 0 1
los nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte 0 0 1 0 1
los nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
 Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte 0 0 1 0 1
los nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + + 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte los 0 0 1 0 1
nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + + + 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte los 0 0 1 0 1
nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + + + + 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte los 0 0 1 0 1
nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + + + + 0 1 1 1 1
+ 1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo A B C D F
Ejemplo 0 0 0 0 0
0 0 0 1 1
Disear un circuito lgico que detecte los 0 0 1 0 1
nmeros primos entre el 0 y el 15
0 0 1 1 1
0 1 0 0 0
3. Deducir el circuito lgico 0 1 0 1 1
0 1 1 0 0
F= + + + + + 0 1 1 1 1
+ 1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= + + + + + +

F=
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= + + + + + +

F= + ( + ) + ( + ) + +

Realizar factor
comn ubicando
los trminos con
mayor semejanza
para eliminar
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= + + + + + +
F= + ( + )+ ( + )+ +
F= + + + +
 Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= + + + + + +
F= + ( + ) + ( + ) + +
F= + + + +
F= ( + )+ ( +)+

De nuevo buscar
factores comunes
y aplicar las
reglas
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= ( + )+ ( +)+
F= (C + )+ ( +)+
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= ( + ) + ( +)+
F= (C + ) + ( +)+
F= C + + ++
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= ( + ) + ( +)+
F= (C + ) + ( +)+
F= C + + ++
F= C( +)+ ( + ) +
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= ( + ) + ( +)+
F= (C + ) + ( +)+
F= C + + +C+
F= C ( +)+ ( + ) +
F= C ( +)+ +
Procedimiento de Diseo
Ejemplo
Disear un circuito lgico que detecte los nmeros primos entre
el 0 y el 15

4. Reducir y dibujar el circuito.

F= ( + ) + ( +)+
F= (C + ) + ( +)+
F= C + + +C+
F= C ( +)+ ( + ) +
F= C ( +)+ +
F= C+C+ +
 Lgica Secuencial: Latch,
Flip-Flop y Temporizadores
Lgica Secuencial
Los circuitos vistos hasta el momento son combinacionales,
es decir, que dependen nicamente de las entradas que
actualmente se le estn aplicando al sistema.

Aunque cada sistema digital debe tener circuitos

combinacionales, la mayora de los circuitos en la prctica
requieren de elementos de memoria, y ahora el circuito va
ha depender adems de las entradas, del estado anterior
del sistema.
Salidas
Entradas Circuito
Combinacional
Elementos
de memoria
Realimentacin en Circuitos
Lgicos
Al introducir una realimentacin sobre un circuito lgico se
proporciona memoria a los circuitos lgicos
Realimentacin en Circuitos
Lgicos
Una forma de limpiar el registro (esto es, borrar la
memoria) es aadiendo unos componentes de la siguiente
manera:
Lgica Secuencial Latch SR
Los Latch son circuitos secuenciales asncronos.

Esta compuesto de 2 entradas R representando el RESET y S

representando el SET.

Cuando se construye con compuertas NAND se activa con

niveles bajos y con NOR con niveles altos.
R S Q Q
0 1 0 1
1 0 1 0
Activo bajo
1 1 Q Q
0 0 Estado no
definido
Lgica Secuencial Latch SR

El smbolo del lach SR es la caja negra de la figura

R S Q Q
0 1 0 1
1 0 1 0
1 1 Q Q
0 0 Estado no
definido
Lgica Secuencial Latch SR
con Habilitacin
La salida no cambia hasta que la entrada EN este en ALTO y
habilite el circuito, se muestra un ejemplo de latch con
compuertas NOR
Lgica Secuencial Latch D

Una nica entrada de datos D, se cambia el estado si EN est

en ALTO, se elimina el estado indefinido

EN D Q Q
0 1 Q Q
0 0 Q Q
1 1 1 0
1 0 0 1

EN D Q Q
0 x Q Q
Simplificada 1 D D 0
Lgica Secuencial Latch D

74XX75. Se pueden almacenar 4 bits

Lgica Secuencial
Ya se mostraron dispositivos de memoria, pero para que sean
del tipo secuencial se requiere de una seal de
sncronizacin denominada la seal de RELOJ (CLK)

Entradas . . Salida
. Lgica .
Combinatoria

Elementos de
Memoria
Clock (Flip-Flops)
 Lgica Secuencial Flip-Flop SR

Los flip flops son dispositivos disparados por flanco, de salida

sncrona que implica que para realizar un cambio en su
estado requiere de una seal de reloj (CLK)

S R CLK Q
S
Q 0 0 Qo memoria
Pulse
CLK
transition
detector
0 1 0 reset

Q' 1 0 1 Set
R
1 1 ? invalida

: Flanco de reloj
Lgica Secuencial Flip-Flop D
Es til cuando se requiere almacenar un nico bit.

D CLK Q Q
D Q
0 0 1

1 1 0
CLK Q
: Flanco de reloj
 Lgica Secuencial Flip-Flop D,
Entradas Asncronas
Se tienen 2 entradas adicionales que actan sin PR
reloj para inicializar el estado del flip-flop, PR D Q
(Preset) coloca un 1 en Q y el CLR (Clear) un 0

CLK Q
CLR

PR CLR CLK D Q Q
PRESET CLEAR CLOCK DATA

1 1 0 0 1
1 1 1 1 0
0 1 X X 1 0 Asynchronous Preset
1 0 X X 0 1 Asynchronous Clear
0 0 X X 1 1 ILLEGAL CONDITION
Lgica Secuencial Flip-Flop JK

Es el ms verstil y el ms usado, se elimina el estado

indefinido del flip-flop SR

J K CLK Q
J Q
Q0 No
CLK 0 0
Change

K Q 0 1 0 Clear

1 0 1 Set
Q0
1 1 Toggle

: Rising Edge of Clock

Q : Complementof Q
Lgica Secuencial Contador
Asncrono
Con asncrono se refiere a que los sucesos no tienen una
relacin temporal fija entre ellos.
Lgica Secuencial Contador
Asncrono
Se puede expandir para contar hasta el nmero requerido, con
tres flip-Flops JK se puede contar hasta 7.
Contadores asncronos tienen problemas si la frecuencia de
reloj es alta.
Lgica Secuencial Contador de
Dcadas Asncrono
Un contador tiene la capacidad para contar hasta 2N donde N
es el nmero de flip-flops. Se pueden configurar para contar
hasta un nmero menor a 2N haciendo uso del la seal de CLR
asncrona.
Ejemplo: Contador de dcada de 0000 hasta 1001, para ser
usado con un decodificador y un display de 7 segmentos.
Lgica Secuencial Ejemplo
Contador
Ejemplo: Generar un contador de mdulo 12, es decir que
cuente desde 0000 hasta 1100
Lgica Secuencial Contador
Comercial
Una referencia comercial como contador de 4 bits se
encuentra el 74xx93.
 Lgica Secuencial Contador
Sncrono Binario
Los flip-flops comparten la
misma seal de reloj.

Los cambios en las salidas se

producen al mismo tiempo.

No existe la desventaja del

efecto domin (ripple effect).
Lgica Secuencial Aplicaciones
del Contador

Acondicionamiento
de Seal
Lgica Secuencial Registro de
Desplazamiento

Los datos que ingresan son desplazados la

cantidad de flip flops que hay en el circuito.
Lecturas Complementarias
Captulos 5 y 6, John F. Wakerly, Diseo Digital Principios y
Prcticas, Prentice-Hall, 2001.

Captulos 7 - 9, Thomas Floyd, Fundamentos de Sistemas

Digitales, Pearson, 2006.
Preguntas?