qwertyuiopasdfghjklzxcvb

nmqwertyuiopasdfghjklzxc
vbnmqwertyuiopasdfghjkl
Tarea 2: Interfaces en el
zxcvbnmqwertyuiopasdfgh
Z80
Diseo Lgico con
jklzxcvbnmqwertyuiopasdf
Microprocesadores
Ing. Ezquiel Martnez Ayala

ghjklzxcvbnmqwertyuiopa
Fecha de entrega:

sdfghjklzxcvbnmqwertyuio
Carlos Andrs Prez Ramrez

pasdfghjklzxcvbnmqwerty
uiopasdfghjklzxcvbnmqwe
rtyuiopasdfghjklzxcvbnmq
wertyuiopasdfghjklzxcvbn
mqwertyuiopasdfghjklzxcv
bnmqwertyuiopasdfghjklz
xcvbnmqwertyuiopasdfghj
klzxcvbnmqwertyuiopasdf
ghjklzxcvbnmqwertyuiopa
sdfghjklzxcvbnmqwertyuio
 Tarea 2: Interfaces en el Z80

Cdigo de la compuerta tristate

library IEEE;
use IEEE.std_logic_1164.all;

entity tri_state is
port(
E: in std_logic;
Control: in std_logic;
Y: out std_logic
);
end tri_state;

architecture simple of tri_state is

begin
process(Control,E)
begin
if(Control='1')then
Y<=E;
else
Y<='Z';
end if;
end process;
end simple;

Simulacin

Simulacin

1. IC 8255 PPI (Interfaz de Programable de Perifricos)

Caractersticas generales (Se encontr el datasheet de 82C55 de Intersil,
que es la versin CMOS del 8255 de Intel)
El circuito integrado 82C55A es una versin CMOS de alto
rendimiento del 8255 y es fabricado usando un proceso creado por
Intersil llamado Scaled SAJI IV.Es un dispositivo I/O de propsito
general programable que puede ser usado en muchos
microprocesadores.

Tiene 24 pines I/O que pueden ser programados individualmente en 2

grupos de 12 y ser usados en 3 modos diferentes de operacin.

El alto rendimiento y configuracin estndar del 82C55A lo hace

compatible con el 80C86, 80C88 y otros microprocesadores.
 Tarea 2: Interfaces en el Z80

El diseo del circuito CMOS esttico asegura una baja disipacin de

potencia. Compatibilidad TTL en todo el rango de operacin de
temperatura militar y la circuitera interna elimina la necesidad de
resistores pull-up (son resistores que en general se conectan entre
una seal lgica y el positivo y su funcin es asegurar que esa seal
no quede en un estado flotante).

En resumen tenemos
Compatibilidad total de pines con el 8255
14 Pines I/O programables
Totalmente compatible con TTL
De alta velocidad, sin estado de espera en operacin
Capaz de establecer reset o fijar un valor directamente
Control de lectura de palabras mejorado
Realiza procesos L7
Entrega corriente de 2.5mA en todos los puertos I/O.
Baja corriente en estado de standby (ICCSB): 10A

Diagrama de pines.

2. IC 74LS138
Caractersticas generales
Estos circuitos tipo Schottky estn diseados para usarse en
decodificacin de memoria de alto rendimiento o aplicaciones de
ruteo de datos, que requieren valores muy pequeos de retraso de
propagacin. En sistemas de memoria de alto rendimiento estos
decodificadores pueden ser usados para minimizar los efectos de la
decodificacin del sistema. Cuando son usados en memorias de alta
velocidad, los tiempos de retraso de este decodificador son menores
que el tpico tiempo de acceso a la memoria. Esto significa que
retraso introducido por el decodificador es despreciable en el total del
retraso en el sistema.
 Tarea 2: Interfaces en el Z80

El 74LS138 decodifica 1 de 8 lneas. Para hacer esto, se basa en las

condiciones establecidas en las tres entradas binarias de seleccin y
en las tres entradas de habilitacin. De las entradas de habilitacin,
hay dos entradas activas en bajo y la ltima activa en alto que
reducen la necesidad de compuertas externas o inversores cuando es
necesario expandir el sistema decodificador. Un decodificador de 24
lneas puede ser construido sin necesidad de inversores externos.
Uno de 32 lneas requiere slo de un inversor externo. Una entrada de
habilitacin puede ser usada como un puerto de entrada para
aplicaciones donde se requiera demultiplexar.

Resumiendo tenemos:
Est diseado especialmente para: decodificadores de memoria y
sistemas de transmisin de datos.
El 74LS138 (es un decodificador 3 a 8) incorpora 3 entradas de
activacin que simplifican la conexin en cascada de ms ICs y/o la
recepcin de dato.
Tiempo tpico de retardo (a 3 niveles de compuertas): 21 ns
Disipacin de potencia media: 32 mW.

Diagrama de pines

3. IC 74LS244.
Caractersticas generales
Este buffer est diseado para mejorar tanto el rendimiento como la
densidad de la placa del buffer 3-STATE empleado como manejador
de las direcciones de memoria, reloj y un bus orientado a la
transmisin/recepcin
Tiene 400 mV de histresis por cada lnea de datos en la corriente
baja del transistor PNP, lo que provee un mejor rechazo de ruido.

Resumiendo tenemos
Salidas de bus 3-STATE directas.
Entradas PNP que reducen el voltaje DC en las lneas del bus.
Histresis en las entradas de datos para mejorar el rechazo de ruido.
IOL tpica: 24 mA
IOH (corriente de fuente) tpica: 15 mA
Tiempos de retardo en la propagacin promedios
o Inversora: 10.5 ns
 Tarea 2: Interfaces en el Z80

o No inversora 12 ns
Tiempo de habilitacin/inhabilitacin promedio: 18 ns
Potencia disipada promedio (en estado habilitado)
o Inversora: 130 mW
o No inversora: 135 mW

Diagrama de pines

Ejemplo de conexin en el z80.

Esquema de conexin en el z80

 Tarea 2: Interfaces en el Z80
U2:A
330
2 18
A0 Y0
4 16
A1 Y1
6 14
A2 Y2
8 12
A3 Y3
U1 1
OE
34 4
D0 PA0
U5 33 3 74LS244
D1 PA1
13 32 2
D7 D2 PA2
10 31 1 U2:B
D6 D3 PA3
9 U5(CLK) 30 40 11 9
D5 D4 PA4 A0 Y0
7 6 29 39 13 7
D4 CLK D5 PA5 A1 Y1
8 28 38 15 5
D3 D6 PA6 A2 Y2
12 23 27 37 17 3
D2 BUSAK D7 PA7 A3 Y3
15 25
D1 BUSRQ
14 5 18 19
D0 RD PB0 OE
26 36 19
RESET WR PB1
5 1 9 20 74LS244
A15 A0 PB2
4 17 3 8 21
A14 NMI A1 PB3
3 16 2 35 22 5V
A13 INT RESET PB4
2 23
A12 PB5
1 24 74LS32 6 24
A11 WAIT CS PB6
40 25
A10 PB7
39 18 4
A9 HALT
38 6 14
A8 PC0
37 28 5 15 2.2k
A7 RFSH PC1 START
36 16
A6 PC2
35 22 74LS32 17
A5 WR PC3
34 21 13
A4 RD PC4 STOP
33 20 12
A3 IORQ PC5
32 19 11
A2 MREQ PC6
31 10
A1 PC7 LEFT
30 27
A0 M1
Z80 CPU 8255A
RIGHT

PORT C

U4
1 15
A Y0
2 14 U3:A
B Y1 330
3 13 2 18
C Y2 A0 Y0
12 4 16
Y3 A1 Y1
11 6 14
Y4 A2 Y2
6 10 8 12
E1 Y5 A3 Y3
4 9
E2 Y6
5 7 1
E3 Y7 OE
V2
74LS138 74LS244

U3:B
11 9
A0 Y0
1V 13 7
A1 Y1
15 5
A2 Y2
17 3
A3 Y3
19
74LS14 74LS14 OE
1 2 3 4 74LS244

C1
1uF

Las seales del z80 que se requieren para poder usar este ejemplo
son:
IORQ: Requerimiento de I/O.
Lectura.
Escritura.

4. LCD HD44780
Caractersticas generales
El HD44780U es un controlador de LCD punto matriz que muestra
caracteres alfanumricos, japoneses y smbolos. Puede ser
configurada como un display controlada por un microprocesador de 4
8 bits. Dado que estas funciones estn provistas en un solo chip, un
sistema mnimo puede interactuar con l.

Un solo HD44780U puede mostrar de 1 a 8 caracteres en una lnea o

2 lneas de 8.

El HD44780U tiene una compatibilidad total con la configuracin de

pines del HD44780S, lo que permite al usuario reemplazar fcilmente
un display LCD-II con el HD44780U. El generador de caracteres
ubicado en la ROM del HD44780U se ha extendido para generar 240
caracteres diferentes.

El bajo suministro de voltaje (2.7V a 5.5V) es ideal para cualquier

aplicacin que requiera un bajo consumo energtico.
 Tarea 2: Interfaces en el Z80

Resumiendo tenemos:
5 x 8 y 5 x 10 matriz de puntos.
Bajo voltaje de operacin: 2.7 V a 5.5 V
Amplio rango de manejo de potencia del controlador LCD: 3 V a 11 V
Maneja una alta velocidad en la interfaz MPU: 2 MHz (cuando V CC = 5
V)
Manejo del controlador por microprocesadores de 4 8 bits.
80 x 8-bits de almacenamiento en RAM (80 caracteres mximo)
9,920 bits de generador de caracteres (ROM) para un total de 240
caracteres
64x8 bits de almacenamiento en RAM
Compatibilidad total de pines con el HD44780S
Circuito automtico de reset que inicializa el controlador despus de
encenderlo
Oscilador interno con resistencias externas

Diagrama de pines.

Ejemplo de conexin en el z80.

 Tarea 2: Interfaces en el Z80

Esquema de conexin en el z80

U1
34 4 U2
D0 PA0
U5 33 3
D1 PA1 D[0..7]
13 32 2 4
D7 D2 PA2 RS
10 31 1 5
D6 D3 PA3 RW
9 U5(CLK) 30 40 6
D5 D4 PA4 E
7 6 29 39
D4 CLK D5 PA5
8 28 38 HD44780
D3 D6 PA6
12 23 27 37
D2 BUSAK D7 PA7
15 25
D1 BUSRQ
14 5 18
D0 RD PB0
26 36 19
RESET WR PB1
5 9 20
A15 A0 PB2
4 17 8 21
A14 NMI A1 PB3
3 16 35 22
A13 INT RESET PB4
2 23
A12 PB5
1 24 6 24
A11 WAIT CS PB6
40 25
A10 PB7
39 18
A9 HALT
38 14
A8 PC0
37 28 15
A7 RFSH PC1
36 16
A6 PC2
35 22 17
A5 WR PC3
34 21 13
A4 RD PC4
33 20 12
A3 IORQ PC5
32 19 11
A2 MREQ PC6
31 10
A1 PC7
30 27
A0 M1
Z80 CPU 8255A

U4
1 15
A Y0
2 14
B Y1
3 13
C Y2
12
Y3
11
Y4
6 10
E1 Y5
4 9
E2 Y6
5 7
E3 Y7
V2
74LS138

1V

74LS14 74LS14
1 2 3 4

C1
1uF

Las seales del z80 que se requieren para poder usar este ejemplo son:
Lectura.
Escritura.
 Tarea 2: Interfaces en el Z80

5. IC74LS374 (Flip-Flop tipo D octal)

Caractersticas generales
Estos registros de 8 bits tienen salidas tris ate conectadas en
configuracin totem-pole y estn especialmente diseadas para
manejar cargas altamente capacitivas o con baja impedancia. El
estado de alta impedancia y valor del nivel lgico en alto permite que
este circuito pueda ser conectado directamente al bus sin necesidad
de interfaces adicionales o resistencias pull-up.

Los 8 candados del 74LS373 son candados tipo d transparentes. Esto

significa que mientras la entrada de activacin (G) est en alto, las
salidas Q seguirn los datos de entrada (D). Cuando G est en bajo, la
salida ser conducida al nivel del dato en el que fue configurada.

Los 8 flip flops del 74LS374 son flip flips de disparo tipo D. En la
transicin positiva del reloj las salidas, Q, sern puestas al nivel lgico
en que se establecieron las entradas D. Un control de salida
implementado en un buffer puede ser usada para mandar las
entradas en cualquier estado lgico (alto o bajo) o en el estado de
alta impedancia.
El control de salida no afecta la operacin interna de los candados o
de los flip flops. Esto significa que la informacin vieja puede ser
retenida o puede ser introducida nueva informacin an cuando las
salidas estn apagadas.

Diagrama de pines

Ejemplo de cmo se conecta en el z80

74
D Bus de datos DLS ENT
0- 0-24 RA
Z8D D4
1
2 DA
07 G
7D
G
I
R I
0-
DE
O
W
D O
I C
SA
DAT
R R D
R O 774
L LID
OS
D
Q W KLS A
R 37
3 DE
DA
TO
S
 Tarea 2: Interfaces en el Z80

Las seales del z80 que se requieren para poder usar este ejemplo son:
IORQ: Requerimiento de I/O.
Lectura.
Escritura.

5V

2.2k

U5 7
13 U2:B
D7 6
10 9 11
D6 Y0 A0
9 7 13
D5 Y1 A1 5
7 6 5 15
D4 CLK Y2 A2
8 3 17
D3 Y3 A3 4
12 23 U5(CLK)
D2 BUSAK
15 25 19
D1 BUSRQ OE 3
14
D0
26 74LS244
RESET 2
5 U2:A
A15
4 17 18 2
A14 NMI Y0 A0 1
3 16 16 4
A13 INT Y1 A1
2 14 6
A12 Y2 A2 0
1 24 12 8
A11 WAIT Y3 A3
40
A10
39 18 1
A9 HALT OE
38
A8
37 28 74LS244
A7 RFSH
36
A6
35 22
A5 WR
34 21
A4 RD
33 20 U1:A
A3 IORQ
32 19 1
A2 MREQ
31 3
A1
30 27 2
A0 M1
Z80 CPU 74LS32

U1:B
4
6
5

74LS32

U3
3 2
D0 Q0
4 5
D1 Q1
V2 7 6
D2 Q2
8 9
D3 Q3
13 12
D4 Q4
14 15
D5 Q5
17 16
D6 Q6
1V 18 19
D7 Q7
U4:A
1
OE
1 2 11
CLK
74LS14 74LS14
74LS374
74LS14
1 2 3 4

C1
1uF

Esquema de conexin en el z80