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UNIVERSIDADE FEDERAL DE ITAJUB
PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA
TESE DE DOUTORADO
Uma Referncia de Tenso CMOS Baseada na

Tenso Threshold em Ultra-Baixa Tenso e
Ultra-Baixa Potncia
por
Lus Henrique de Carvalho Ferreira
Orientador: Tales Cleber Pimenta, Ph.D.

Co-orientador: Robson Luiz Moreno, D.Sc.
Tese submetida ao Programa de Ps-Graduao

em Engenharia Eltrica como parte dos requisitos
para obteno do Ttulo de Doutor em Cincias
em Engenharia Eltrica.
Setembro de 2008
Itajub MG
ii
minha esposa Giseli, dedico esse

trabalho.
iii
... et Verbum caro factum est et

habitavit in nobis.
Ioannem 1,14
iv
Agradecimentos
Agradeo a Deus pelas oportunidades na minha vida.
minha esposa, Giseli, aos meus pais, Amadeu e Maria das Graas, e aos ir-
mos, Adriano e Rodrigo, por seu incondicional incentivo e amor.
Aos orientadores, Prof. Tales e Prof. Robson, e ao Prof. Carlos A. Ayres, pelo
crdito, pela confiana e pela ajuda na realizao desse trabalho.
Aos Prof. Srgio Bampi, Prof. Paulo C. Rosa e Prof. Egon L. Mller Jr., e aos
colegas do Grupo de Microeletrnica da UNIFEI, pelas sugestes e contribuies dadas a esse
trabalho.
Aos amigos, em especial, Filipe e Jeremias, que viram esse trabalho nascer, por
seu incontestvel apoio, pelos momentos de descontrao e pela pacincia.
Meus mais sinceros agradecimentos.

v
Resumo
Esse trabalho apresenta uma nova e simples topologia de referncia de tenso

threshold, a qual anloga a uma referncia de tenso bandgap. Esse circuito possui a vanta-
gem de operar com uma tenso de alimentao menor do que 1V; alm do limite imposto pela
tenso de banda proibida (tenso bandgap). A tenso de referncia baseada na tenso de
limiar (tenso threshold) de um transistor nMOS em inverso fraca. A tenso de alimentao
dos novos processos CMOS 0,13m e/ou 90nm j menor do que a tenso bandgap do sil-
cio; fato que nunca ir ocorrer com a tenso threshold do transistor MOS.
A referncia de tenso threshold pode ser utilizada em aplicaes tpicas de re-

ferncias de tenso ou mesmo no rastreamento da tenso threshold aplicada na polarizao
adaptativa de circuitos, por ser uma estrutura que tende a ser insensvel a variao na tempera-
tura e na tenso de alimentao. O circuito foi fabricado utilizando o processo CMOS TSMC
0,35m padro, gerando uma referncia de tenso de 741mV para a tenso de alimentao de
950mV com um consumo de apenas 390nW. O circuito apresenta uma regulao de linha de
25mV/V para uma tenso de alimentao de at 3V e uma variao de 39ppm/C na tenso de
referncia para uma faixa de variao na temperatura de 20C a + 80C.
vi
Abstract
This work presents a new and simple threshold voltage reference topology,
which is similar to the bandgap voltage reference. As an advantage, the circuit can operate
with power supply voltages smaller than 1V that is the minimum limit imposed by the band-
gap voltage. The voltage reference is based on the nMOS transistor threshold voltage operat-
ing in weak inversion. The power supply voltage is already smaller than the bandgap voltage
for the new 0.13m and 90nm CMOS processes, and that is not a problem for the MOS tran-
sistor threshold voltage.
The threshold voltage reference can be used in typical reference voltages appli-
cations or even in threshold voltage tracking in adaptive biasing circuits, since it is insensitive
to temperature and power supply voltage variations. A prototype on the 0.35m n-well CMOS
TSMC standard process provided a 741mV reference voltage under a 950mV power supply
voltage, under just 390nW of power consumption. The circuit provides a 25mV/V line regula-
tion for a power supply up to 3V and it presents a 39ppm/C variation in the voltage reference
for the 20C to + 80C temperature range.
vii
ndice
Captulo 1: Introduo ..............................................................................................................1
1.1. Consideraes Gerais ............................................................................................1

1.2. Justificativas ..........................................................................................................3
1.3. Objetivos ...............................................................................................................4
1.4. Estrutura do Trabalho............................................................................................6
Captulo 2: O Transistor MOS Operando em Inverso Fraca .................................................8
2.1. Consideraes Gerais ............................................................................................8

2.2. O Transistor MOS Operando em Inverso Fraca................................................10
2.3. O Transistor MOS em Funo da Temperatura ..................................................12
2.4. Variaes da Tenso Threshold ..........................................................................15
2.5. Equacionamento do Modelo................................................................................17
Captulo 3: O Transistor MOS Composto Operando em Inverso Fraca ..............................18
3.1. Consideraes Gerais ..........................................................................................18

3.2. O Transistor MOS Composto em Inverso Fraca ...............................................19
3.2.1. Modelo AC do Transistor MOS Composto .......................................23
3.3. Uma Aplicao como Fonte de Corrente ............................................................24
3.4. Uma Aplicao como Sensor de Temperatura ....................................................25
viii
Captulo 4: Uma Referncia de Tenso Threshold .................................................................29

4.2. O Circuito da Referncia de Tenso Threshold ..................................................29
4.2.1. Modelo de Regulao de Linha..........................................................33
4.2.2. Modelo da Razo de Rejeio da Fonte de Alimentao...................35
4.2.3. Modelo da Resistncia de Sada.........................................................36
4.3. Condio de Partida.............................................................................................37
4.4. Compensao das Variaes da Tenso Threshold.............................................39
Captulo 5: Projeto, Simulao e Medida de uma Referncia de Tenso Threshold..............41

5.2. Especificao da Referncia de Tenso Threshold .............................................41
5.3. Projeto da Referncia de Tenso Threshold........................................................42
5.4. Simulaes da Referncia de Tenso Threshold.................................................47
5.5. Testes e Medidas da Referncia de Tenso Threshold........................................56
Captulo 6: Concluses e Trabalhos Futuros..........................................................................60
Apndice A: Descrio SPICE da Referncia de Tenso Threshold......................................63
Apndice B: Artigos Publicados .............................................................................................64
Referncias Bibliogrficas .......................................................................................................66

ix
Lista de Figuras
Figura 2.1 Polarizao do transistor nMOS referenciado ao substrato. .................................. 8

Figura 3.1 Transistor composto: (a) esquemtico e (b) smbolo. ..........................................19
Figura 3.2 IDS vs VDS de um transistor simples. .....................................................................22
Figura 3.3 IDS vs VDS de um transistor composto...................................................................22
Figura 3.4 Modelo simplificado em pequenos-sinais............................................................23
Figura 3.5 Espelhos de corrente: (a) simples e (b) transistor composto................................24
Figura 3.6 Uma implementao de termistor. .......................................................................26
Figura 3.7 Tenso VS vs temperatura. ....................................................................................27
Figura 3.8 Resduos da regresso linear vs temperatura........................................................27
Figura 4.1 Circuito proposto para a referncia de tenso threshold......................................30
Figura 4.2 Tenses (a) R2 IB e (b) VQ4 vs temperatura. ..........................................................32
Figura 4.3 Incluso das capacitncias para o modelo AC. ....................................................35
Figura 4.4 Variao nas correntes de ramo. ..........................................................................37
Figura 4.5 Condio de start-up da referncia de tenso threshold. .....................................38
Figura 4.6 Regulador LDO da referncia de tenso threshold. .............................................39
Figura 5.1 Fotografia da referncia de tenso threshold. ......................................................46
Figura 5.2 Simulao DC das tenses R2 IB e VQ4 vs temperatura.........................................48
Figura 5.3 Simulao DC da tenso VC vs temperatura.........................................................49
Figura 5.4 Simulao DC da tenso VC vs tenso de alimentao. .......................................49
Figura 5.5 Curvas de carga das correntes IP e IB no circuito. ................................................50
x
Figura 5.6 Simulao AC do PSRR. .....................................................................................50

Figura 5.7 Simulao transiente da tenso VC com correntes de fuga................................... 51
Figura 5.8 Simulao transiente da tenso VC sem correntes de fuga. .................................. 52
Figura 5.9 Histograma da variao global da tenso VC........................................................53
Figura 5.10 Histograma da variao global da corrente IB....................................................54
Figura 5.11 Histograma da variao local da tenso VC........................................................55
Figura 5.12 Histograma da variao local da corrente IB. .....................................................55
Figura 5.13 Medidas da tenso VC vs temperatura. ...............................................................57
Figura 5.14 Medidas da tenso VC vs tenso de alimentao. ...............................................57
Figura 6.1 Proposta para melhoria na regulao de linha e PSRR. .......................................62
xi
Lista de Tabelas
Tabela 3.1 Comparao entre fontes de corrente. .................................................................25

Tabela 5.1 Coeficientes para os transistores utilizados. ........................................................ 44
Tabela 5.2 Valores dos elementos do circuito.......................................................................46
Tabela 5.3 Clculos vs simulaes BSIM3v3. ...................................................................... 48
Tabela 5.4 Simulaes de corners, aps a calibrao dos trimmers. ....................................51
Tabela 5.5 Limite de variao da tenso threshold nos corners. ..........................................53
Tabela 5.6 Desvio padro da tenso threshold. .....................................................................54
Tabela 5.7 Sumrio das simulaes de Monte Carlo (VDD = 1.10V). ...................................56
Tabela 5.8 Resultado das medidas em trs amostras.............................................................58
Tabela 5.9 Indicadores de desempenho.................................................................................58
xii
Lista de Smbolos
AVT Coeficiente de variao da tenso threshold.

CB Capacitncia da regio de depleo (por unidade de rea).
CC Capacitor de carga no ncleo.
CL Capacitor de carga.
CLM Modulao do comprimento de canal.
COX Capacitncia intrnseca do xido (por unidade de rea).
CP Capacitor parasita de partida.
DIBL Diminuio da barreira induzida pelo dreno.
exp Exponencial (base neperiana).
gm Transcondutncia.
go Condutncia de sada.
IB Corrente de polarizao.
IDO Corrente caracterstica normalizada em inverso fraca.
IDS Corrente de dreno.
IP Corrente de partida.
IS Corrente caracterstica em inverso fraca.
k Constante de Boltzmann.
ln Logaritmo neperiano.
L Largura do canal do transistor.
LDO Baixa queda de tenso.
xiii
n Fator de inclinao em inverso fraca.

N Concentrao mdia de dopantes na camada de depleo.
PSRR Razo de rejeio da fonte de alimentao.
PTAT Proporcional a temperatura absoluta.
q Carga elementar do eltron.
Q Densidade de carga na camada de inverso.
RSCE Efeito de canal curto reverso.
T Temperatura absoluta.
VBG Tenso de banda proibida (tenso bandgap).
VBE Tenso base-emissor.
VDB Tenso de dreno-sustrato.
VDD Tenso de alimentao.
VDS Tenso de dreno-fonte.
VGB Tenso de gate-substrato.
VGS Tenso de gate-fonte.
VOS Tenso de offset.
VSB Tenso de fonte-substrato.
VTH Tenso de limiar (tenso threshold).
VTO Tenso threshold quando a tenso VSB nula.
W Largura do canal do transistor MOS.
XD Largura da regio de depleo.
Coeficiente trmico da corrente caracterstica em inverso fraca.
Coeficiente de modulao de efeito de corpo.
Coeficiente trmico da tenso threshold.
Coeficiente de CLM.
Mobilidade eltrica dos portadores.
Coeficiente trmico do resistor de difuso.
S Potencial de superfcie.
F Potencial de Fermi.
1. Captulo 1
Introduo
1.1. Consideraes Gerais
As referncias de tenso so amplamente utilizadas em circuitos analgicos ou

de modo misto, tais como conversores A/D, D/A, reguladores de tenso e PLLs, entre outros.
Essas referncias possuem a propriedade de serem insensveis s variaes na temperatura, na
tenso de alimentao, no processo de fabricao e na carga [1]. O termo referncia vem do
fato que a tenso obtida mais estvel do que a sua prpria fonte de alimentao.
Em aplicaes de circuitos integrados, as referncias de tenso mais utilizadas

so certamente aquelas baseadas na referncia de tenso bandgap, onde a tenso de referncia
se baseia na tenso base-emissor de um transistor bipolar [1]. Esses circuitos tm a caracters-
tica de gerar a tenso de referncia em um valor bem conhecido: a tenso de banda proibida
(tenso bandgap), que equivalente largura da faixa de energia de banda proibida do mate-
rial semicondutor quando extrapolada para o zero absoluto; sendo um valor fixo, conhecido e
pouco dependente da concentrao de dopantes [1], [2]. Uma vez que a tenso bandgap co-
2
nhecida a priori, o circuito adquire uma caracterstica importante para as referncias de ten-
so: a previsibilidade do valor da tenso de referncia.
Historicamente, o princpio de funcionamento da referncia de tenso bandgap

foi demonstrado em 1964 por David F. Hilbiber [3], embora o conceito s tenha sido utilizado
em 1971 por Robert J. Widlar [4], atravs de uma verso integrada em tecnologia bipolar que
se aplicava em reguladores de tenso. Com o advento da tecnologia CMOS, outras topologias
foram propostas; contudo, todas seguindo esse mesmo princpio de funcionamento [5]-[13].
Com a evoluo da tecnologia CMOS, o comprimento de canal do transistor se

torna cada vez menor, bem como a espessura do xido que constitui o gate, fato este que torna
os processos mais confiveis com tenses de alimentao mais baixas [1]. Dessa maneira, o
termo baixa tenso comeou a ser empregado na literatura CMOS para circuitos analgicos
e digitais que trabalhavam com as tenses de alimentao abaixo de 3V, em processos onde a
tenso de alimentao nominal era de 5V, no mnimo. Hoje em dia sabe-se que as tenses de
alimentao esto na ordem de 3,3V; 2,5V; 1,8V e at mesmo 1,2V em processos recentes de
0,13m e 90nm; havendo uma reformulao no conceito de CMOS em baixa tenso. No ano
2020, as tenses de alimentao sero na ordem de 0,5V a 0,7V em processos de 14nm (in-
formaes extradas do SIA roadmap 2007 [14]).
Pesquisadores nos ltimos anos vm mostrando topologias que operam com as

tenses de alimentao menores do que 1V. Dessa forma, atualmente, o maior limite imposto
aos circuitos em baixa tenso a tenso de alimentao das referncias de tenso. Para o sil-
cio, a tenso bandgap em torno de 1,12V para a temperatura ambiente [1], [2]; fato que aca-
ba por limitar a tenso de alimentao a um valor maior do que a tenso bandgap para circui-
tos que dependem desse tipo de referncia.
Outro fator importante para as operaes em baixa tenso o valor da queda de

tenso (tenso drop-out) entre a fonte de alimentao e a sada da referncia de tenso. Os
circuitos necessitam cada vez mais de uma maior relao entre a tenso de referncia e a ten-
so de alimentao, para que a operao em baixa tenso seja factvel e eficiente.
Pesquisadores vm somando esforos para desenvolver novas topologias de re-

ferncia de tenso bandgap capazes de trabalhar em baixa tenso [5]-[13] e referncias de
3
tenso baseadas somente nos transistores MOS [15]-[20]; mas com circuitos que possuem um
elevado grau de complexidade, o que acaba incluindo fatores indesejveis sua dinmica (os-
cilaes na inicializao do circuito, compensao de efeitos de segunda ordem), aumentando
o consumo quiescente e a rea total da estrutura.
A reduo da tenso de alimentao e da potncia consumida pelo circuito faz

com que as baterias tenham uma durao prolongada sem a necessidade de recarga. O uso de
aparelhos portteis, comuns no dia-a-dia, seria um exemplo de aplicao de circuitos em baixa
tenso e baixa potncia. Mas estes circuitos tm ganhado destaque especial no meio industrial,
no condicionamento de sinais em transdutores instalados no prprio ambiente fabril. Assim,
possvel integrar junto ao transdutor todo o condicionamento de sinal, podendo ser analgico
ou digital, onde o sistema se torna capaz de compatibilizar sinais ou tomar algumas decises;
e tudo isso aliado ao baixo consumo de energia, podendo esse sistema funcionar durante dias
ou mesmo semanas somente com a alimentao de uma nica pilha. Outra aplicao seme-
lhante em crescente expanso encontrada nos circuitos e sistemas bio-implantveis, onde o
baixo consumo se torna requisito bsico.
Seguindo a tendncia de baixa tenso e baixa potncia, busca-se nesse trabalho

uma simples e nova topologia de uma referncia de tenso que opere com a tenso de alimen-
tao menor do que a tenso bandgap, mas com as caractersticas semelhantes de estabilidade
para variaes na temperatura, na tenso de alimentao e no prprio processo de fabricao.
1.2. Justificativas
Muitas topologias foram e esto sendo propostas para as referncias de tenso

para operar em baixa tenso em tecnologia CMOS, sejam baseadas na tenso bandgap ou em
qualquer outra caracterstica do transistor. Mas esses circuitos trazem algumas desvantagens,
como o aumento de sua complexidade e, com isso, o aumento do consumo quiescente.
Os circuitos mostrados por Watanabe [15], Leung [16], Giustolisi [17], Cheng
[18] e Huang [19] mostram topologias apenas com transistores MOS e elementos passivos, as
quais so estveis em temperatura e com bom casamento de transistores e resistores, mas sem
previsibilidade do valor da tenso de referncia (principal vantagem das referncias de tenso
4
bandgap). Dessa forma, as tenses de referncias obtidas so uma conseqncia do ponto de

operao do circuito, pelo menos no nvel de demonstrao apresentado nos artigos referenci-
ados. Os dois circuitos mostrados por Watanabe possuem a caracterstica de no se aplicar a
processos de fabricao CMOS padro, ou seja, baseiam-se no controle da concentrao de
dopantes durante a fabricao do circuito de maneira a alterar a funo trabalho do poli-silcio
de alguns transistores do circuito e, assim, obter os coeficientes de temperatura necessrios
para o funcionamento da topologia.
Com isso, busca-se nesse trabalho uma topologia de uma referncia de tenso
que: simplifique a estrutura de uma referncia de tenso, envolvendo elementos simples, de
fcil construo e polarizao (utilizando um processo CMOS padro); diminua expressiva-
mente o consumo quiescente; tenha previsibilidade do valor da tenso de referncia; e tenha a
mais baixa tenso drop-out possvel, fato que no observado em nenhuma das referncias de
tenso pesquisadas.
Como se deseja um circuito que trabalhe em ultra-baixa tenso e em ultra-baixa

potncia, adotou-se a operao em inverso fraca neste trabalho. Para o seu desenvolvimento,
foi escolhido o processo TSMC CMOS 0,35m padro, devido as caractersticas de conduo
em inverso fraca, segundo o modelo BSIM3v3 caracterizado pela MOSIS [14]. A MOSIS
uma organizao americana que propicia uma interface comum com foundries, dando suporte
aos projetos de pequena escala e de pesquisas acadmicas. O processo TSMC CMOS 0,35m
padro tem o cdigo de SCN4ME_SUBM [14], ou seja, as regras esto otimizadas para as
dimenses sub-mcron. Assim, alm de se utilizar um processo de dimenses sub-mcron,
visa-se validar a arquitetura proposta para a referncia de tenso threshold em um processo de
custo mais acessvel comparado com os processos mais recentes na tecnologia CMOS.
1.3. Objetivos
O que se busca nesse trabalho comprovar a tese de que a tenso de limiar

(tenso threshold) de um transistor MOS de canal longo operando na saturao em inverso
fraca se comporta de forma semelhante tenso bandgap de um transistor bipolar. Assim, o
transistor MOS pode ser utilizado na construo de uma referncia de tenso para aplicaes
em ultra-baixa tenso e ultra-baixa potncia, com propriedades semelhantes s das referncias
5
de tenso bandgap.
A tenso threshold de um transistor MOS de canal longo constante (supondo

a tenso fonte-substrato constante), porm fortemente dependente da concentrao de dopan-
tes no substrato, assumindo um valor diferente chip a chip, transistor a transistor; por isso no
conhecida a priori [21], [22]. Contudo, uma vez que o circuito fabricado, o seu valor no
se altera, podendo assim ser utilizada como uma tenso de referncia. A tenso threshold po-
de ser considerada conhecida globalmente dentro de um espalhamento do processo, dado pe-
los corners (garantidos pela foundry) [14]. Como analisado no Captulo 2, na seo 2.4, a ten-
so threshold pode ser modelada como a soma de funes de densidade de probabilidade,
considerando a sua variao global e a sua variao local no processo CMOS.
As diferenas na tenso threshold (principalmente as variaes locais) so uma

das principais causas da tenso de offset de pares diferenciais [1], [23], ou dos distintos atra-
sos nos caminhos crticos em circuitos digitais [24]. Estudos trazem solues buscando rastre-
ar variaes nos parmetros de processo, medindo ou mesmo estimando os seus valores lo-
cais, e assim realizar polarizaes adaptativas, apresentando uma forte melhora no aproveita-
mento (yield) dos lotes analisados [25].
Como a tenso de referncia baseada na tenso threshold do transistor MOS,

o circuito da referncia de tenso adquire a capacidade de rastrear as variaes da tenso thre-
shold oriundas da variao da concentrao de dopantes no processo, podendo assim ser utili-
zada em aplicaes tpicas de referncias de tenso (como inicialmente apresentado) ou mes-
mo no rastreamento do valor real da tenso threshold aplicada em polarizaes adaptativas,
por ser uma estrutura que tende a ser insensvel a variao na temperatura e na tenso de ali-
mentao.
Utilizando apenas transistores MOS em inverso fraca e elementos passivos, o

circuito deve ser capaz de operar com tenses de alimentao muito baixas, bem menores que
a tenso de alimentao nominal do processo CMOS e com consumo da ordem de centenas de
nanowatts, no chegando ordem de microwatts. Toda a idia simplificar a topologia das
referncias de tenso (sem a necessidade de mscaras especiais, como o poly de alta resistivi-
dade), diminuindo o nmero de elementos envolvidos, o consumo e tambm os custos de fa-
bricao (sem mscaras especiais, o custo de fabricao se torna menor).
6
Busca-se tambm a validao dos mtodos aplicados para o projeto do circuito

da referncia de tenso, assim como validar a parametrizao do modelo BSIM3v3, fornecido
pela MOSIS, no projeto de circuitos analgicos na operao em inverso fraca.
1.4. Estrutura do Trabalho
O trabalho est organizado em seis captulos, sendo um captulo de introduo,

um de concluso e os demais de desenvolvimento.
O Captulo 2 apresenta a modelagem do transistor MOS de canal longo e uni-

formemente dopado, operando em inverso fraca, para obteno de um modelo simplificado
em funo da temperatura. Com esse modelo ser possvel justificar a tese. Os parmetros DC
desses modelos simplificados, baseados no modelo BSIM3v3, so determinados pelo mtodo
dos mnimos quadrados, o que torna os clculos das dimenses mais otimizados para uma
aproximao manual. A seo 2.4 desse captulo apresenta a modelagem da tenso threshold
como a soma de funes de densidade de probabilidade, considerando a sua variao global e
a sua variao local no processo CMOS.
O Captulo 3 apresenta o conceito e a modelagem do transistor MOS composto

de canal longo operando em inverso fraca. Com esse transistor MOS composto ser possvel
aumentar tanto a regulao de linha quanto o PSRR (power supply rejection ratio, ou seja, a
razo de rejeio da fonte de alimentao) da referncia de tenso threshold, com uma estru-
tura simplificada. A seo 3.4 desse captulo apresenta uma possvel aplicao do transistor
MOS composto com um sensor de temperatura de ultra-baixa tenso e ultra-baixa potncia.
O Captulo 4 apresenta uma proposta de implementao para o circuito da refe-

rncia de tenso threshold, desenvolvido para trabalhar em ultra-baixa tenso e em ultra-baixa
potncia, com a tenso drop-out mais baixa possvel. Os problemas encontrados na arquitetu-
ra das referncias de tenso, especialmente em aplicaes em baixa tenso, so apresentados.
Como a tenso threshold varia com o processo de fabricao e a carga (por causa da alta im-
pedncia de sada), na seo 4.4 apresentado um regulador LDO (low drop-out, ou seja, com
baixa queda de tenso) como uma soluo para a compensao das variaes da tenso thre-
shold. Esse regulador LDO no ser implementado por no ser o foco dos estudos necessrios
7
para a comprovao da tese.
O Captulo 5 apresenta os clculos das dimenses, as simulaes e as medidas

de caracterizao dos prottipos (fabricados pela TSMC via a MOSIS [14]), onde se pode
verificar a eficincia dos mtodos apresentados e a funcionalidade do projeto, dentro de tudo
o que foi proposto nas especificaes pelo modelo do circuito da referncia de tenso thre-
shold, provando assim a tese proposta nesse trabalho.
O Captulo 6 apresenta as concluses e as sugestes para trabalhos futuros que

podem ser implementados, principalmente com a verso que aumenta a regulao de linha e o
PSRR do circuito da referncia de tenso threshold desenvolvida.
2. Captulo 2
O Transistor MOS Operando

em Inverso Fraca
A Figura 2.1 representa a vista lateral de um transistor nMOS, onde se explora

as tenses de polarizao, tendo o substrato como referencial [2].
Figura 2.1 Polarizao do transistor nMOS referenciado ao substrato.

9
O transistor MOS, idealizado em 1926 por Julius E. Lilienfeld e implementado

pela primeira vez em 1962 por Steven R. Hofstein e Frederic P. Heiman, opera segundo dois
princpios fsicos de conduo eltrica, como em qualquer semicondutor: a deriva e a difuso
dos portadores (eltrons ou lacunas) ao longo do comprimento do canal, originando a corrente
entre dreno e fonte. Para o transistor MOS de canal longo, a corrente de dreno IDS pode ser
expressa na equao (2.1), baseada na equao de Poisson unidimensional [2], onde a mo-
bilidade eltrica dos portadores (supostamente constante ao longo do comprimento do canal),
W a largura do canal, Q a densidade de carga na camada de inverso, S o potencial de super-
fcie, k a constante de Boltzmann, T a temperatura absoluta (em Kelvin) e q a carga elementar
do eltron (ou da lacuna). O termo kT/q conhecido na literatura por tenso termodinmica.
dS kT dQ
I DS = W Q + (2.1)
dx q dx
Dependendo da intensidade da tenso gate-substrato (transversal ao canal, con-

forme a Figura 2.1), um dos princpios de conduo se torna predominante, dando origem s
regies de operao: inverso fraca, inverso moderada e inverso forte [2], [26]-[28]. Assim,
a modelagem da tenso threshold se torna um importante requisito na descrio das caracte-
rsticas eltricas do transistor MOS [2]. Como explanado na literatura, a tenso threshold pos-
sui uma dependncia reversa com a profundidade das junes e uma dependncia direta
com a concentrao de dopantes no substrato, com a espessura do xido e com o comprimen-
to de canal, assumindo que para este ltimo no ocorre o RSCE (reverse short-channel effect,
ou seja, efeito de canal curto reverso) [2]. Observe que desses, apenas o comprimento de ca-
nal pode ser manipulado do ponto de vista do desenvolvimento de um circuito integrado em
um processo CMOS padro.
A dependncia da tenso threshold com a polarizao de substrato enfraquece

no transistor MOS de canal curto (dimenses sub-mcron), devido ao baixo controle da pola-
rizao do substrato sobre a regio de depleo [2]. Nessas condies, a tenso threshold a-
presenta uma grande dependncia com a polarizao do dreno, diminuindo o seu valor com o
aumento da tenso dreno-fonte. Esse efeito conhecido na literatura como efeito de DIBL
(drain-induced barrier lowering, ou seja, diminuio da barreira induzida pelo dreno), o qual
se evidencia com a operao do transistor MOS na inverso fraca [2], [26]. Outro efeito que
ocorre no transistor MOS de canal curto o RSCE, o qual causado pela concentrao no-
uniforme de dopantes ao longo do canal [2], [26]. A concentrao de dopantes nas proximida-
10
des do dreno e da fonte tende a ser maior do que no meio do canal. O efeito que a tenso
threshold maior nas bordas do que no meio do canal; quanto menor o comprimento de canal,
maior ser a contribuio do RSCE na tenso threshold efetiva do transistor.
Todavia, a tenso threshold de um transistor MOS de canal longo se torna in-

dependente do comprimento de canal e da polarizao do dreno [1], [2]. Como o valor da ten-
so threshold crucial para o bom funcionamento da referncia de tenso threshold, deve-se
garantir ento um comprimento de canal suficientemente longo, onde os efeitos de canal cur-
to, em especial o efeito de DIBL e o RSCE podem ser negligenciados. Para o transistor MOS
de canal longo e com a concentrao uniforme de dopantes no substrato, a tenso threshold
VTH pode ser modelada por uma relao simplificada [2], [26]-[28], expressa na equao (2.2),
na qual se tem tambm a expanso linear do efeito de corpo em torno do ponto de polarizao
quiescente do substrato, onde VTO a tenso threshold para a tenso fonte-substrato nula, F
o potencial de Fermi e o coeficiente de efeito de corpo.

VTH = VTO + ( 2 F + VSB 2 F ) VTH = VTO + VSB (2.2)
2 2 F + VSBQ
Conectando-se a fonte ao substrato do transistor MOS, a tenso threshold passa

a ser constante e independente da polarizao, mas fortemente dependente da concentrao de
dopantes no substrato [2], assumindo um valor diferente chip a chip, transistor a transistor
[21], [22]. Contudo, seu valor pode ser considerado conhecido globalmente dentro de um es-
palhamento do processo, dado pelos corners [14]. Modificaes devem ser feitas na equao
(2.2) se a concentrao de dopantes no substrato no for uniforme ou mesmo quando o canal
for curto; modificaes as quais fogem do escopo desse trabalho, mas que podem ser estuda-
das nas referncias [2], [26]. Deste ponto em diante, se dar nfase apenas a operao em in-
verso fraca do transistor MOS de canal longo, onde predomina o efeito da difuso, sendo o
foco de estudo na construo do circuito da referncia de tenso threshold em proposio.
2.2. O Transistor MOS Operando em Inverso Fraca
A corrente de dreno IDS de um transistor nMOS operando em inverso fraca se

baseia na corrente de difuso ao longo do canal e pode ser modelada pela equao (2.3) para o
11
transistor MOS de canal longo, onde o modelo est referenciado ao potencial do substrato [2],
conforme a Figura 2.1. O parmetro IS a corrente caracterstica e n o fator de inclinao em
inverso fraca. O modelo para o transistor pMOS anlogo ao apresentado [1], [2].
W V VTO V V
I DS = I S exp q GB exp q SB exp q DB (2.3)
L n kT kT kT
O fator de inclinao definido na razo da capacitncia na regio de depleo

CB pela capacitncia intrnseca do xido COX (ambas expressas por unidade de rea) e dado na
equao (2.4). Garantindo a operao em inverso fraca, o fator de inclinao pode ser consi-
derado uma constante, o qual ainda pode ser modelado na expanso linear do efeito de corpo
em torno do ponto de polarizao quiescente do substrato [2], [26].
CB
n 1+ n = 1+ (2.4)
C OX 2 2 F + VSBQ
Observe que o modelo dado na equao (2.3) simtrico em relao ao dreno e

fonte (como o transistor MOS) e que o sentido de circulao de corrente depende apenas da
diferena de potencial entre tais terminais. Contudo, dependendo das anlises, o modelo pode
ser referenciado ao potencial da fonte, conforme a equao (2.5), tornando-se assimtrico; tal
modelo, a menos da expresso da corrente caracterstica, consenso entre o BSIM3v3 [26], o
EKV [27] e o ACM [28]. Historicamente, os modelos assimtricos deram origem aos estudos
dos transistores MOS e implementados nos primeiros simuladores SPICE. Vale a pena ressal-
tar que o modelo BSIM3v3 baseado na tenso threshold e dela depende todo o equaciona-
mento, enquanto que os modelos EKV e ACM dependem da folha de carga do canal [2].
W V VTH V
I DS = I S exp q GS 1 exp q DS (2.5)
L n kT kT
A tenso threshold VTH pode ser expressa em funo do fator de inclinao, j

que este pode ser definido na expanso linear do efeito de corpo, sendo expressa na equao
(2.6), em concordncia com a teoria apresentada na equao (2.2) [2], [27].

VTH = VTO + (n 1) VSB VTH = VTO + VSB (2.6)
2 2 F + VSBQ
12
De acordo com a equao (2.5), o transistor MOS de canal longo estar satura-
do se a tenso VDS for maior do que 3 kT/q para a operao em inverso fraca [26]-[28], sendo
o modelo do transistor nessas condies dado pela equao (2.7). Observe que a tenso a qual
o transistor satura independe da sua tenso VGS, efeito este que no ocorre na inverso forte.
Tal informao ser de grande importncia na definio do transistor MOS composto, apre-
sentado no Captulo 3.
W V VTH
I DS = I S exp q GS (2.7)
L n kT
Um fato interessante explorado pela literatura que para um transistor MOS de

canal curto, devido ao efeito de DIBL, no h uma saturao real da corrente de dreno na ope-
rao em inverso fraca [2], onde a tenso threshold funo da tenso dreno-fonte. Essa
uma condio indesejvel na concepo da referncia de tenso threshold, justificando tam-
bm a utilizao do transistor MOS de canal longo. Contudo, o transistor MOS de canal longo
(bem como o de canal curto) operando na saturao continua a sofrer o efeito de CLM (chan-
nel length modulation, ou seja, modulao do comprimento de canal) [2], o qual pode ser mo-
delado como uma variao linear do comprimento de canal em funo da tenso VDS, dada na
equao (2.8), onde o coeficiente de CLM, dependente do comprimento de canal, de pa-
rmetros do processo e da regio de operao [29], [30].
IS W V VTH
I DS = exp q GS (2.8)
1 V DS L n kT
O efeito de CLM maior para o transistor MOS em inverso fraca do que para
o mesmo transistor MOS em inverso forte [1], [2]. Assim, existe a necessidade de se com-
pensar essa modulao a fim de melhorar principalmente o seu efeito na regulao de linha e
no PSRR do circuito.
2.3. O Transistor MOS em Funo da Temperatura
A corrente de dreno do transistor MOS de canal longo na regio de saturao

em inverso fraca, dada na equao (2.7), pode ser modelada em funo da temperatura pela
13
equao (2.9), onde a fonte est conectada ao substrato, eliminando o efeito de corpo do tran-
sistor e tornando dessa forma o dispositivo assimtrico [1].
W V VTO (T )
I DS (T ) = I S (T ) exp q GS (2.9)
L n kT
A corrente caracterstica , entre outros fatores, proporcional a mobilidade el-

trica dos portadores e ao quadrado da tenso trmica; ambas dependentes da temperatura [26]-
[28]. Dessa forma, a corrente caracterstica pode ser expressa pela equao (2.10) em funo
da temperatura e referenciada a uma dada temperatura To, onde o coeficiente trmico da
corrente caracterstica em inverso fraca, incluindo o efeito da tenso trmica e da mobilidade
eltrica e dependente do processo CMOS [1], [2].
2
kT T
I S (T ) (T ) I S (T ) = I S (To ) (2.10)
q To
Baseado nas equaes (2.9) e (2.10), a corrente de dreno pode ser referenciada
a uma dada temperatura To de acordo com a equao (2.11); onde a temperatura To adotada
como sendo uma temperatura de referncia; normalmente a temperatura ambiente (27oC ou
300K) [1], [2].

T V (T ) VTO (T ) V (T ) VTO (To )
I DS (T ) = I DS (To ) exp q GS q GS o (2.11)
To n kT n kTo
A tenso threshold pode ser referenciada a uma dada temperatura To atravs de

uma relao linear [1], [2], dada na equao (2.12), onde o coeficiente depende da concen-
trao de dopantes no substrato e da espessura do xido, entre outros, variando de 0,5mV/oC
a 3mV/oC para a faixa de temperatura de 80C a + 130C (de 200K a 400K aproximada-
mente) [1], [2], [31].
VTO (T ) = VTO (To ) (T To ) (2.12)
Segundo a equao (2.12), a tenso threshold pode ser extrapolada de maneira

linear para o zero absoluto, de forma a evidenciar um valor constante que a compe. A tenso
threshold pode ser reescrita em funo deste valor, conforme a equao (2.13).
14
VTOZERO VTO (To ) + To VTO (T ) = VTOZERO T (2.13)
A equao (2.11) pode ser escrita com a ajuda da equao (2.12) e (2.13) a fim
de obter uma expresso para a tenso VGS em funo da temperatura, dada na equao (2.14),
aps algumas manipulaes algbricas dessas trs equaes.

T T kT To I DS (T )
VGS (T ) = V ZERO
TO
1 + VGS (To ) + n ln (2.14)
To To q T I DS (To )
Dessa maneira, a tenso VGS de um transistor MOS operando em inverso fraca

tem o comportamento prximo do linear e decrescente na temperatura, uma vez que a parcela
logartmica sofre pouca variao e sempre menor que a tenso threshold em inverso fraca.
Para uma melhor visualizao do resultado, a tenso VGS pode ser dada na equao (2.15) para
a corrente de dreno constante com a variao da temperatura.
T T kT T
VGS (T ) = VTOZERO 1 + VGS (To ) n ln (2.15)
To To q To
Observe que a expresso (2.15) similar a equao da tenso VBE do transistor

bipolar em funo da temperatura [1], expressa pela equao (2.16) para a corrente de coletor
constante com a variao na temperatura. Dessa forma, a tenso threshold anloga tenso
bandgap; essa a concluso fundamental da tese proposta nesse trabalho.
ZERO T T kT T
VBE (T ) = VBG 1 + VBE (To ) ln (2.16)
To To q To
O termo dependente da temperatura pode ser minimizado pela implementao

de uma polarizao PTAT (proportional to absolute temperature, ou seja, proporcional
temperatura absoluta), que eliminar o efeito da parcela linear decrescente com a temperatura
na tenso VGS; sendo assim, a tenso de referncia pode ser dada por um valor bem definido: a
tenso threshold do transistor MOS de canal longo. A tenso threshold de um transistor MOS
de canal longo constante, porm fortemente dependente da concentrao de dopantes no
substrato, assumindo um valor diferente chip a chip, transistor a transistor; e por isso no
conhecida a priori [21], [22]. Mas, dependendo da variao do processo, o seu valor pode ser
considerado conhecido globalmente dentro de um espalhamento do processo, dado pelos cor-
15
ners (garantidos pela foundry) [14].
2.4. Variaes da Tenso Threshold
Como debatido anteriormente, a tenso threshold fortemente dependente da

concentrao de dopantes no substrato, assumindo valores distintos chip a chip, transistor a
transistor. A fim de quantificar essa dependncia, a anlise do valor da tenso threshold pode
ser dividida na parcela referente s variaes globais e na parcela referente s variaes locais
da concentrao de dopantes, assumindo que esses processos sejam no-correlacionados entre
si em suas funes de densidade de probabilidade [21], [22].
As variaes globais (variaes inter-die no lote de fabricao) so aquelas nas

quais a tenso threshold assume um valor distinto por chip ou por regies de um mesmo chip,
onde a modelagem pode ser vista como um estudo de variao de parmetros, limitados pelos
corners do processo. Do ponto de vista do projetista do circuito integrado, pode-se considerar
que existe a mesma probabilidade em se ter um chip localizado no caso tpico ou no pior caso
ou no melhor caso do processo. Assim, garantindo-se que o circuito atende as especificaes
nos corners, o mesmo se torna manufaturvel. Dessa forma, as variaes dos parmetros po-
dem ser consideradas uniformemente distribudas, com limites dados pelos corners, apresen-
tando um valor mnimo e um valor mximo, conforme mostra a equao (2.17).
VTOPP U (min, max) (2.17)
As variaes locais ou intra-die so aquelas nas quais a tenso threshold assu-

me um valor distinto por transistor (sobrepostas s variaes globais), onde a modelagem po-
de ser vista como um estudo de descasamento (mismatch) entre dois transistores idnticos sob
as mesmas condies de polarizao. Tanto a caracterizao quanto a simulao do descasa-
mento do transistor MOS so partes cruciais para a preciso do desenvolvimento de circuitos
analgicos [21]-[23]. Segundo estudos de Pelgrom, com as tcnicas de layout adequadas (cen-
trides), o descasamento pode ser aproximado apenas pela dependncia da geometria dos e-
lementos. O modelo de Pelgrom, segundo Croon [32], possui boa aproximao para transisto-
res com as dimenses acima de 0,8m; fato em concordncia com a modelagem do transistor
MOS de canal longo apresentada.
16
Como enunciado no modelo de Pelgrom, as variaes aleatrias tm uma dis-

tribuio gaussiana com a mdia nula e o desvio padro dependente da raiz quadrada da rea
do dispositivo, dada na equao (2.18). O coeficiente AVT o parmetro do processo CMOS,
onde N a concentrao mdia de dopantes na camada de depleo, XD a largura da regio de
depleo, a qual diminui com o aumento da concentrao de dopantes [22], [32].
AVT q N XD
(VTO ) = AVT = 2 (2.18)
WL COX
Dessa maneira, a cada nova gerao da tecnologia CMOS, existe uma diminui-
o do espalhamento da tenso threshold devido diminuio da espessura do xido (conse-
qente aumento do valor da capacitncia COX). Contudo, essa diminuio no to acentuada
devido ao espalhamento relativo no nmero de tomos dopantes na camada de depleo au-
mentar a cada nova gerao de processos CMOS [22], [32].
O fator da raiz quadrada de dois no coeficiente AVT vem do fato de se conside-

rar que as varincias das concentraes de dopantes de cada transistor MOS envolvido estudo
do casamento so processos no-correlacionados entre si. Ou seja, na simulao de Monte
Carlo, o coeficiente deve ser considerado sem a raiz quadrada de dois devido ao fato da simu-
lao variar os parmetros de cada transistor isoladamente. Dessa forma, as variaes locais
da tenso threshold possuem uma distribuio gaussiana com mdia nula, conforme mostra a
equao (2.19).
VTOMM N (0, ) (2.19)
Dessa forma, as variaes na tenso threshold VTO causadas principalmente pe-

la flutuao da concentrao de dopantes no substrato podem ser modeladas por duas funes
de densidade de probabilidade, conforme a equao (2.20), contemplando as variaes globais
por uma distribuio uniforme e as variaes locais por uma distribuio gaussiana com m-
dia nula, em face ao desenvolvimento do circuito.
VTO = VTOPP + VTOMM VTO = U (min, max) + N (0, ) (2.20)
Do ponto de vista do SPICE, a anlise de qualquer parmetro do modelo ou do

circuito por uma simulao de Monte Carlo possui uma funo de distribuio uniforme ou
17
gaussiana. Assim, possvel definir e analisar a influncia das variaes da tenso threshold
no prprio simulador de circuitos, processo esse de grande valia na anlise do circuito da refe-
rncia de tenso threshold em proposio.
2.5. Equacionamento do Modelo
Definido o modelo que aproxima a regio de saturao em inverso fraca para

o modelo BSIM3v3, a transcondutncia gm e a condutncia de sada go podem ser calculadas,
de forma a garantir uma maior preciso nos clculos [1], [33]. Essas grandezas so dadas pe-
las equaes (2.21) e (2.22), respectivamente.
I DS
gm = q (2.21)
n kT
I DS
go = g o I DS (2.22)
1 VDS
Vale ressaltar que a transcondutncia gm depende somente da corrente de dreno

e da tenso trmica, estando diretamente relacionadas; enquanto que a condutncia de sada go
depende somente da corrente de dreno e do coeficiente de CLM, de acordo com os trabalhos
apresentados em [29], [30].
3. Captulo 3
O Transistor MOS Composto Operando

em Inverso Fraca
Antes de implementar o circuito de polarizao PTAT da referncia de tenso

threshold, necessrio definir o conceito do transistor MOS composto de canal longo operan-
do em inverso fraca, o qual promove algumas das caractersticas desejveis ao circuito de
polarizao, como o efeito cascode auto-polarizado, que ser apresentado no Captulo 4.
O transistor operando na saturao pode ser modelado em pequenos-sinais (a-

nlise AC) como uma fonte de corrente controlada por tenso e, assim, ser tratado na anlise
dos circuitos. Da teoria de anlise de circuitos, uma fonte de corrente ideal tem uma impedn-
cia de sada infinita e assim, a tenso de sada no tem nenhuma influncia na corrente forne-
cida (ou drenada) pela fonte. Infelizmente, esse no o caso de um transistor real, e, assim, as
correntes ao longo dos ramos dos circuitos podem vir a desviar de seus valores ideais [1],
19
[33]. Entretanto, quanto maior for a resistncia de sada de um transistor (ou quanto menor for
a sua condutncia de sada), maior ser a sua proximidade de uma fonte de corrente ideal.
Este captulo apresenta o conceito do transistor MOS composto de canal longo

que, polarizado em inverso fraca, promove um aumento da sua resistncia sada, sem o au-
mento de consumo quiescente ou mesmo diminuio de excurso do sinal e sem fontes de
polarizao auxiliares. Tambm so apresentadas aplicaes que utilizam o transistor MOS
composto: um espelho de corrente (na seo 3.3) e um sensor de temperatura (na seo 3.4),
os quais se beneficiam das boas propriedades da impedncia de sada, se comparados s mes-
mas implementaes com o transistor simples. Essas aplicaes sero utilizadas na construo
e/ou na explanao do circuito de polarizao da referncia de tenso threshold.
Um tipo de transistor MOS composto, porm em inverso forte, j foi utilizado

por Galup-Montoro [34] na associao srie-paralela de transistores, onde no se verificam as
propriedades aqui descritas. Tambm foi utilizada no transistor MESFET em AsGa (arseneto
de glio), onde o efeito da saturao antecipada do transistor promove um efeito cascode se-
melhante ao aqui descrito [33].
3.2. O Transistor MOS Composto em Inverso Fraca
O transistor MOS composto mostrado na Figura 3.1.a, implementado com o

transistor nMOS. A anlise anloga para o transistor pMOS. De forma a simplificar os es-
quemticos, a Figura 3.1.b apresenta o smbolo proposto para o transistor composto nMOS.
(a) (b)
Figura 3.1 Transistor composto: (a) esquemtico e (b) smbolo.
Como visto no Captulo 2, a corrente de dreno de um transistor MOS de canal

20
longo operando na inverso fraca pode ser modelada pela equao (2.5). O transistor MOS de
canal longo em inverso fraca satura com a tenso VDS maior do que 3 kT/q [26]-[28], tenso a
qual independe da tenso VGS. Num efeito semelhante ao comportamento da saturao anteci-
pada de um MESFET [33], a saturao em inverso fraca ocorre de forma no-correlacionada
com o excesso de tenso (tenso overdrive) do transistor; o que permite construir o transistor
MOS composto em inverso fraca. As expresses de corrente e tenso do transistor composto
podem ser derivadas diretamente da Figura 3.1.a e so dadas pela equao (3.1).
I DSa = I DSb V DSa = VGSa VGSb (3.1)
Inicialmente, para simplificar a anlise, os transistores so construdos sobre o

mesmo substrato, ocorrendo assim efeito de corpo no transistor Qb. Considerando que o tran-
sistor Qb est saturado (condio que pode ser imposta pela polarizao), a equao das cor-
rentes em (3.1) tem soluo dada na equao (3.2), baseada nas equaes (2.5) e (2.6).
V VGSb V (W / L) b
exp q GSa 1 exp q DSa = (3.2)
kT kT (W / L) a
De acordo com a equao das tenses em (3.1), a equao (3.2) pode ser rees-
crita na equao (3.3). Observe que a tenso VDSa no depende da tenso VGS dos transistores;
esta a base do transistor MOS composto, o qual vlido na operao em inverso fraca e
no em inverso forte. Observe tambm que a tenso VDSa PTAT e independente da corrente
de polarizao, uma vez que os transistores operam em inverso fraca.
kT (W / L ) b
V DSa = ln 1 + (3.3)
q (W / L) a

Para se manter a saturao em inverso fraca do transistor Qa, necessrio que

a tenso VDSa seja maior do que 3 kT/q [26]-[28]. Dessa forma, as dimenses do transistor Qb
necessrias para manter a saturao do transistor Qa so dadas pela equao (3.4).
W W W W
(e 1) 19
3
(3.4)
L b L a L b L a
Contudo, necessria uma grande rea para o transistor Qb para manter o tran-
21
sistor Qa na saturao. A fim de se diminuir a relao necessria entre os transistores para que
o transistor Qa sature, os transistores so construdos em substratos (poos) separados, elimi-
nando dessa maneira a influncia da tenso VSB da estrutura. Considerando que o transistor Qb
est saturado, a equao das correntes em (3.1) tem soluo dada na equao (3.5).
V VGSb V (W / L) b
exp q GSa 1 exp q DSa = (3.5)
n kT kT (W / L) a
Observe que, diferentemente do caso anterior, o transistor composto construdo

em substratos independentes no tem uma soluo analtica explcita. De posse da equao
das tenses em (3.1), a equao (3.5) possui soluo aproximada expressa na equao (3.6),
sendo mais exata quanto maior for a relao entre os transistores Qb e Qa. Como no caso ante-
rior, a tenso VDSa continua sendo PTAT.
kT (W / L) b
n

V DSa ln 1 + (3.6)
q (W / L) a

Para se manter a saturao em inverso fraca do transistor Qa, necessrio que

a tenso VDSa seja maior do que 3 kT/q [26]-[28]. Dessa forma, as dimenses do transistor Qb
necessrias para manter a saturao do transistor Qa so dadas pela equao (3.7).
W W W W
e 1 n 19
n 3
(3.7)
L b L a L b L a
As dimenses do transistor Qb que mantm saturado o transistor Qa so meno-

res se os mesmos so implementados em substratos independentes do que se implementados
no mesmo substrato, como se verifica, respectivamente, nas equaes (3.4) e (3.7), j que o
fator n sempre maior do que 1 no modelo do transistor [26]-[28].
O comportamento IDS vs VDS de um transistor nMOS simples em inverso fraca

mostrado na Figura 3.2. O transistor foi implementado com as dimenses de 100m/1m no
processo TSMC CMOS 0,35m padro. Os resultados foram obtidos no simulador SMASH,
padro HSPICE, para quatro valores da tenso VGS (320mV, 330mV, 340mV e 350mV) com
os modelos BSIM3v3 fornecidos pela MOSIS [14].
22
100
80
Corrente I DS [nA]
60
40
20
0
0 100 200 300 400 500
Tenso VDS [mV]
Figura 3.2 IDS vs VDS de um transistor simples.
O comportamento IDS vs VDS de um transistor nMOS composto, construdo so-

bre o mesmo substrato (o processo TSMC CMOS 0,35m padro um processo poo n) e sob
as condies de polarizao do nMOS simples, mostrado na Figura 3.3. O transistor Qa foi
implementado com as dimenses de 100m/1m (mesmas dimenses do transistor simples) e
o transistor Qb foi implementado 20 vezes mais largo, satisfazendo a equao (3.4).
100
80
Corrente I DS [nA]
60
40
20
0
0 100 200 300 400 500
Tenso VDS [mV]
Figura 3.3 IDS vs VDS de um transistor composto.
Das simulaes da Figura 3.2 e Figura 3.3, possvel observar um expressivo

23
aumento da resistncia (ou diminuio da condutncia) de sada do transistor MOS composto

na saturao frente ao transistor simples, com os nveis de tenso e de corrente semelhantes ao
transistor simples. Com base nesse resultado possvel concluir que o transistor MOS com-
posto tem uma polarizao parecida com a do transistor simples, no aumentando o consumo
quiescente. Dessa maneira, o transistor MOS composto apresenta um comportamento prxi-
mo ao do transistor ideal: o modelo de uma fonte de corrente ideal, se comparado com o tran-
sistor simples.
3.2.1. Modelo AC do Transistor MOS Composto
A Figura 3.4 apresenta o modelo simplificado em pequenos sinais do transistor

MOS composto quando o transistor Qb est saturado; o qual dado pela associao dos mode-
los na configurao da Figura 3.1.a. Assim, possvel observar um aumento na resistncia
(ou uma diminuio da condutncia) de sada do transistor MOS composto por um efeito dado
pelo amplificador gate-comum [33], caracterizando um efeito cascode auto-polarizado.
Figura 3.4 Modelo simplificado em pequenos-sinais.
A condutncia de sada dividida pelo ganho do amplificador gate-comum, se

tornando bem menor do que a original para um mesmo valor da tenso VGS. A corrente con-
duzida pelo transistor MOS composto a mesma corrente conduzida pelo transistor Qa sim-
ples. Com uma baixa tenso VDS possvel saturar os transistores Qa e Qb, desde que a ine-
quao (3.4) ou (3.7) seja satisfeita, os quais passam a operar como um nico transistor.
O ganho de amplificadores inversamente proporcional a soma da condutncia

de sada dos elementos [1], havendo neste caso o aumento do ganho da estrutura sem aumento
do consumo quiescente, graas ao uso do transistor MOS composto.
24
3.3. Uma Aplicao como Fonte de Corrente
Uma importante aplicao do transistor MOS composto o espelho de corren-

te. Os espelhos podem ser utilizados como fontes de corrente na polarizao de circuitos ou
como a carga ativa: duas situaes que se beneficiam da alta resistncia (ou baixa condutn-
cia) de sada do transistor MOS composto. Num bom projeto de espelho de corrente, a corren-
te de sada (polarizao) no deve sofrer variaes devido variao na tenso da sada [1],
[33]. Na Figura 3.5.a apresentado um espelho de corrente nMOS simples e na Figura 3.5.b a
configurao equivalente com os transistores compostos.
(a) (b)
Figura 3.5 Espelhos de corrente: (a) simples e (b) transistor composto.
Os transistores so implementados no processo TSMC CMOS 0,35m padro

sob o mesmo substrato. Os transistores Q1 e Q2 da Figura 3.5.a e os transistores Q1a e Q2a da
Figura 3.5.b (conforme a Figura 3.1) possuem as dimenses de 100m/1m e os transistores
Q1b e Q2b so oito vezes mais largos do que os transistores Q1a e Q2a. De acordo com a equa-
o (3.4), os transistores Q1a e Q2a no se encontram saturados (embora estejam operando na
inverso fraca). Mas isso no critico para essa aplicao, uma vez que o efeito cascode do
transistor MOS composto garante a relao de espelhamento desejada.
A Tabela 3.1 apresenta uma comparao entre o espelho de corrente conven-

cional e o espelho com o transistor MOS composto, ambos com a corrente de referncia IB de
80nA, a qual compatvel com as dimenses dos transistores operando em inverso fraca no
processo TSMC CMOS 0,35m padro, conforme a Figura 3.2 e a Figura 3.3. As tenses VGS
foram ajustadas prximas a 350mV (compromisso rea vs polarizao).
25
Tabela 3.1 Comparao entre fontes de corrente.
Transistor Simples Transistor Composto
Simulao Medida Simulao Medida
VDS (min) 100mV 100mV 100mV 100mV

IO @ VDS = 150mV 77nA 79nA 80nA 82nA
PSRR @ 100Hz 19,5dB 44,0 dB
rea dos Espelhos 50m x 10m 150m x 30m
A implementao utilizando o transistor MOS composto apresenta um melhor

desempenho quando comparado com a implementao com o transistor simples. Uma vez que
as tenses VDS dos transistores Q1a e Q2a esto sempre amarradas pelo efeito cascode dos tran-
sistores Q1b e Q2b, a prpria topologia garante a relao do espelho para variaes da tenso
de sada, com a excurso de sinal comparada a da implementao com o transistor MOS sim-
ples, sem o auxlio de outras fontes de polarizao ou mesmo o aumento do consumo quies-
cente do circuito. Em contrapartida, h um aumento significativo da rea ocupada pelo circui-
to e, assim, um aumento das capacitncias parasitas inerentes ao transistor MOS. Quanto ao
efeito dessas capacitncias, no chegam a ser um problema, uma vez que a aplicao DC.
Conforme mostrado nas referncias [1], [33], o ganho do estgio amplificador

diretamente proporcional resistncia de sada dos transistores envolvidos. Dessa maneira,
a implementao da carga desses estgios, diferenciais ou no, com espelhos de corrente de
transistores compostos possui uma alta impedncia de sada e, conseqentemente, um aumen-
to do ganho em malha aberta, sem aumentar o consumo quiescente ou diminuir a excurso do
sinal, quando comparada com a implementao com transistores simples.
3.4. Uma Aplicao como Sensor de Temperatura
Outra aplicao bastante interessante para o transistor composto configur-lo

26
como um sensor de temperatura, um termistor de baixssimo consumo. Termistores so circui-

tos teis para compensao de parmetros e/ou efeitos em circuitos mais complexos ou mes-
mo nas protees por desligamento trmico (protees thermo-shutdown).
Um circuito termistor nMOS mostrado na Figura 3.6, onde os transistores Qa

e Qb formam um transistor MOS composto. Uma fonte de corrente faz uma polarizao sim-
ples do circuito, no requerendo cuidados especiais, uma vez que a tenso VS independente
da corrente, de acordo com a equao (3.3) e/ou a equao (3.6). Este fato acaba dando uma
maior robustez ao projeto do termistor frente s variaes na tenso de alimentao.
Figura 3.6 Uma implementao de termistor.
Os transistores so implementados no processo TSMC CMOS 0,35m padro

sob o mesmo substrato. O transistor Qa possui as dimenses de 100m/1m e o transistor Qb
oito vezes mais largo do que o transistor Qa.
A Figura 3.7 apresenta medidas do termistor para uma variao de temperatura

de 20oC a + 80oC. A corrente de polarizao IB de 80nA, valor compatvel com as dimen-
ses dos transistores e a polarizao em inverso fraca no processo CMOS utilizado, confor-
me mostra a Figura 3.2 e Figura 3.3. A tenso de alimentao de somente 600mV, valor este
que ainda mantm o ponto de polarizao a temperaturas mais baixas, onde a tenso VGS se
torna maior. Conforme apresentado na teoria pela equao (3.3), a tenso VS PTAT. Os coe-
ficientes angular e linear da equao de reta (obtidos pela regresso linear das medidas) so
167,4V/oC e 55,2mV, respectivamente, com um ndice de determinao r2 da regresso line-
27
ar de 0,9997. Ou seja, 99,97% dos dados podem ser explicados pelo modelo linear.
70
Tenso V S [mV] 66
62
58
54
50
-20 0 20 40 60 80
o
Temperatura [ C]
Figura 3.7 Tenso VS vs temperatura.
A Figura 3.8 apresenta os resduos da regresso linear. O desvio padro da re-

gresso de 88,2V, medido sobre os resduos.
0,5
0,4
0,3
0,2
Resduos [mV]
0,1
0,0
-0,1
-0,2
-0,3
-0,4
-0,5
-20 0 20 40 60 80
o
Temperatura [ C]
Figura 3.8 Resduos da regresso linear vs temperatura.
O transistor MOS composto apresenta um comportamento de tenso PTAT pa-

ra faixa de temperatura apresentada, de acordo com os valores tericos, com uma baixssima
28
potncia consumida: somente 50nW e uma baixa tenso de alimentao. Dessa maneira, ele se
mostra como uma boa soluo em circuitos que necessitam de sensores de temperatura inte-
grados, como os sensores inteligentes e as protees thermo-shutdown para outros circuitos,
sendo vivel sua aplicao em instrumentos industriais e biomdicos.
4. Captulo 4
Uma Referncia de Tenso Threshold
Conforme visto no Captulo 1, o circuito de uma referncia de tenso deve ser

insensvel s variaes nos parmetros do processo, na temperatura, na tenso de alimentao
e na carga. Com base nas concluses sobre o comportamento do transistor MOS em inverso
fraca, neste captulo proposta uma topologia para a referncia de tenso threshold, a qual
ser o circuito base para se comprovar a tese.
4.2. O Circuito da Referncia de Tenso Threshold
Uma possvel implementao para o ncleo da referncia de tenso threshold

dada na Figura 4.1, onde o circuito baseado na referncia de tenso bandgap de Tzanateas
[5]. Observe que os transistores Q1 e Q3 so de fato transistores compostos operando em in-
verso fraca, com as propriedades descritas no Captulo 3. Ao invs de um transistor bipolar
30
parasita na sada, essa topologia utiliza o transistor Q4 do espelho de corrente inferior, tam-
bm em inverso fraca. Os resistores R1 e R2 so montados de forma que se possa conectar a
fonte ao respectivo substrato de todos os transistores, eliminando o efeito de corpo dos tran-
sistores do circuito da referncia de tenso, inclusive dos transistores compostos. Outra vanta-
gem da implementao que a corrente de R1 a mesma corrente de R2, no dependendo di-
retamente de relaes de espelho para se obter os efeitos pertinentes a esse arranjo.
Figura 4.1 Circuito proposto para a referncia de tenso threshold.
A corrente de polarizao IB gerada atravs dos transistores Q1, Q2, Q3 e Q4 e

do resistor R1. Com os transistores operando na saturao em inverso fraca, a corrente IB
expressa na equao (4.1), a qual funo das dimenses dos dispositivos e dos parmetros
de processo, onde np o fator de inclinao do transistor pMOS. Vale a pena lembrar que as
tenses VDS1a e VDS3a so tenses PTAT.
(W / L )
np

1 + 1a

kT 1 (W / L) (W / L) a (W / L ) 1b

I B (T ) = n p ln 2 3
np
(4.1)
q R1 (T ) (W / L) 4 (W / L)1a (W / L) 3a
1 +
(W / L ) 3 b
31
Observe que a corrente de polarizao PTAT, mas sofre uma distoro devi-
do ao coeficiente de temperatura do resistor. O resistor de poly ou mesmo de difuso apresen-
ta uma dependncia linear com a temperatura [1], [35], sendo expresso pela equao (4.2),
onde o coeficiente o coeficiente de temperatura, que depende do processo CMOS.
R (T ) = R (To ) [1 + (T To )] (4.2)
A corrente de polarizao pode ser referenciada a uma dada temperatura, de

acordo com a equao (4.3). Considerando que o resistor apresenta uma variao linear com a
temperatura (dentro de uma faixa de interesse), a corrente de polarizao possui uma variao
bem prxima da linear com a mesma; condio altamente desejvel na concepo do circuito
da referncia de tenso.
T 1 T
I B (T ) = I B (To ) I B (T ) I B (To ) (4.3)
To 1 + (T To ) To
A soma das quedas de tenso sobre o resistor R2 e o transistor Q4 gera a tenso

de sada VC do ncleo da referncia de tenso threshold, dada pela expresso (4.4), onde VQ4
a tenso gate-fonte do transistor Q4, conectado como diodo.
VC (T ) = R2 (T ) I B (T ) + VQ 4 (T ) (4.4)
Substituindo a equao simplificada (4.3) na equao (2.14), obtm-se a tenso

VQ4 que pode ser expressa pela equao (4.5), a qual funo da temperatura e independente
da parcela PTAT da corrente de polarizao, onde nn o fator de inclinao e n o coeficiente
trmico da corrente caracterstica do transistor nMOS.
T T kT T
VQ 4 (T ) = VTOZERO 1 + VQ 4 (To ) + (1 n ) nn ln (4.5)
To To q To
Das equaes (4.1) e (4.4), a tenso VC pode ser expressa pela equao (4.6), a
qual uma funo das dimenses dos dispositivos e de parmetros do processo CMOS. Note
que a tenso VC independente do valor exato dos resistores R1 e R2, mas dependente da sua
relao; promovendo robustez ao circuito devido a variaes no processo de fabricao.
32
(W / L )
np

1 + 1a

kT R2 (To ) (W / L) 2 (W / L) 3a (W / L ) 1b

VC (T ) = n p ln np
+ VQ 4 (T ) (4.6)
q R1 (To ) (W / L) 4 (W / L)1a (W / L) 3a
1 +
(W / L ) 3b
De acordo com a equao (4.6), a primeira parcela da tenso VC linearmente

crescente com a temperatura, conforme indicado na Figura 4.2.a. Contudo, a segunda parcela
da tenso VC, dada na equao (4.5), tende a diminuir linearmente com a temperatura (embora
haja uma pequena distoro devido a parcela logartmica inerente a tenso VQ4), conforme
indicado na Figura 4.2.b. Essas concluses so vlidas apenas para uma faixa limitada de ope-
rao, visto que fora dessa faixa tem-se uma extrapolao do modelo matemtico em questo.
(a) (b)
Figura 4.2 Tenses (a) R2 IB e (b) VQ4 vs temperatura.
Dependendo das dimenses adotadas para os componentes, haver um ponto

no qual a influncia da temperatura na tenso VC ser minimizada. A mnima dependncia da
temperatura conseguida quando o coeficiente de temperatura linear da primeira parcela da
equao (4.6) o mesmo coeficiente de temperatura da sua segunda parcela. Calculando-se o
seu ponto de mnimo em funo da temperatura, tem-se uma relao de otimizao dada pela
equao (4.7), calculada no ponto de operao na temperatura ambiente.
(W / L)1a
np

1+
R2 (To ) (W / L) 2 (W / L) 3a VTOZERO VQ 4 (To )
(W / L)1b n
(1 n ) n
ln np
=q (4.7)
R1 (To ) (W / L) 4 (W / L)1a (W / L) 3a n p kTo np
1 +
(W / L ) 3b
Caso a otimizao dada pela equao (4.7) seja satisfeita, ento a tenso de re-
33
ferncia VC ser dada pela tenso threshold, extrapolada para o zero absoluto, acrescida de
parmetros dependentes do processo CMOS, conforme apresentado pela equao (4.8).
kT T
VC (T ) = VTOZERO (1 n ) n n 1 ln (4.8)
q To
Vale a pena notar que o coeficiente maior do que 1 para o transistor bipolar
e menor do que 1 para o transistor MOS em inverso fraca. Isso faz com que a referncia de
tenso seja convexa no primeiro caso e cncava no segundo caso (a proposta). Este resultado
pode ser verificado na simulao dada na Figura 5.3. Na temperatura ambiente, a tenso de
referncia VC dada pela equao (4.9).
kTo
VC (To ) = VTOZERO (1 n ) n n (4.9)
q
A variao da tenso de referncia VC em relao temperatura expressa na

equao (4.10) aps a correo da parcela linear. Esse resultado til para se determinar o
valor da variao como um dos critrios de desempenho.
k T
VC (T ) = (1 n ) n n ln (4.10)
T q To
Dessa maneira, fica demonstrado que a tenso threshold de um transistor MOS

operando em inverso fraca pode ser utilizada como uma tenso de referncia, a partir de um
comportamento semelhante ao encontrado em uma referncia de tenso bandgap, a qual um
dos padres na literatura de circuitos integrados.
4.2.1. Modelo de Regulao de Linha
A regulao de linha uma figura de mrito que retrata variaes na tenso de

sada devido s variaes na tenso de alimentao do circuito e est relacionada com o efeito
de CLM, dado pela equao (2.8), que ocorre na regio de saturao [29], [30].
Conseqentemente, a corrente de polarizao dada pela equao (4.1) pode ser

34
reescrita pela equao (4.11), considerando assim os efeitos de CLM nos transistores Q1b, Q3b,
Q2 e Q4.
(W / L)1a
np

1 + (1 pV DS1b )
kT 1 (W / L ) (W / L) 3a (W / L ) 1b 1 nVDS 4
I B (T ) = n p ln 2
(4.11)
1 nVDS 2
np
q R1 (T ) (W / L) 4 (W / L)1a (W / L) 3a
1 + (1 pV DS 3b )
(W / L) 3b
As tenses dreno-fonte dos transistores Q1a e Q3a so estveis e dependem ape-

nas das dimenses do transistor MOS composto, no sofrendo mudanas mesmo que ocorra
variaes na tenso de alimentao, devido ao efeito cascode do transistor MOS composto.
Isto diminui a sensibilidade da corrente de polarizao para variaes DC na tenso de ali-
mentao se comparado com a implementao usando transistores simples. Por conseqncia,
esse efeito acaba se transferindo para a tenso de referncia VC, dado pela equao (4.4), me-
lhorando significativamente a regulao de linha do circuito da referncia de tenso proposta.
O modelo para a regulao de linha pode ser dado pela equao (4.12), no seu comportamento
linear dominante.

kT R2 (To ) np
VC (T ) n p n + p (4.12)
V DD q R1 (To ) (W / L) 3b
np

1 +
(W / L) 3a
De acordo com a equao (4.12) possvel concluir que o comprimento de ca-

nal dos transistores nMOS deve ser maior do que o dos transistores pMOS, equilibrando suas
contribuies na regulao de linha. E quanto maior for relao entre os transistores que
compem o transistor Q3, menor ser o comprimento de canal necessrio para o mesmo, pois
o prprio comprimento do canal influencia no valor do coeficiente de CLM do transistor.
Como apresentado no Captulo 2, o efeito de CLM em inverso fraca muito

maior do que em inverso forte. Com isso, se torna mais oneroso ao circuito manter a regula-
o de linha em inverso fraca do que na inverso forte, devido ao comprimento de canal que
deve ser adotado nesses transistores.
35
4.2.2. Modelo da Razo de Rejeio da Fonte de Alimentao
O clculo do modelo do PSRR dado pelo modelo AC, em pequenos sinais,

obtido a partir do modelo dos transistores envolvidos. A referncia de tenso threshold
mostrada na Figura 4.3 considerando o efeito das capacitncias principais envolvidas na di-
nmica do sinal da fonte de alimentao.
Figura 4.3 Incluso das capacitncias para o modelo AC.
Substituindo cada transistor pelo seu modelo aliado as capacitncias CC e CP,

de acordo com a Figura 4.3, o modelo do PSRR no domnio da freqncia pode ser dado pela
equao (4.13), onde tais capacitncias formam um plo e um zero. Obviamente existem ou-
tras capacitncias que influenciam na resposta em freqncia do circuito; contudo estas so as
principais, definindo a sua resposta em freqncia dominante.
g m4
CC s +
v DD ( s ) 1 + g m 4 R2
PSRR ( s ) R1 (4.13)
vC ( s ) CP g g g
s + o 2 + o 3 a o 3b
g m1a g m1a g m 3a g m 3b
36
O modelo em baixas freqncias pode ser dado pela equao (4.14), o qual,
aps manipulaes algbricas, evidencia a influncia do divisor de tenso formado por R1, R2,
Q3 e Q4. O fato de se buscar uma baixa tenso drop-out para o funcionamento da referncia de
tenso fatalmente comprometer o PSRR da estrutura proposta na Figura 4.1.
v DD R1
PSRR
vC g o2 g g 1 (4.14)
+ o 3 a o 3b + R2
g m1a g m 3a g m 3b g m4
Considerando que todos os transistores esto operando na saturao, o modelo

do PSRR em baixas freqncias da equao (4.14) pode ser reescrito pela equao (4.15) em
funo de parmetros dos transistores em inverso fraca.
R1 I B
PSRR
kT kT 2 kT (4.15)
np n + n p p nn + R2 I B
q q q
De acordo com a equao (4.15), o PSRR inversamente proporcional ao efei-

to de CLM dos transistores, como era de se supor; e quanto menor for a influncia da tenso
VDS no transistor na saturao, maior ser o PSRR da referncia de tenso threshold. Outra
vez, possvel observar a influncia do transistor MOS composto na estrutura do circuito da
referncia de tenso threshold. Vale a pena ressaltar que a configurao composta no transis-
tor Q3 incrementa a impedncia de sada vista pela alimentao, aumentando assim o PSRR
do circuito com relao a uma mesma configurao com transistores simples.
4.2.3. Modelo da Resistncia de Sada
O clculo da resistncia de sada dado pelo modelo AC, em pequenos sinais,

obtido a partir do modelo dos transistores envolvidos, sendo a resistncia de Thvenin na
sada expressa na equao (4.16) e a impedncia de Thvenin, expressa na equao (4.17).
1 g m3a 1
RTH = R2 + // R1 RTH R2 + (4.16)
g m4 g o 3b g m4
37
1
1 Z TH ( s )
Z TH ( s ) RTH // g m4 (4.17)
s CC CC s +
1 + g m 4 R2
A resistncia de Thvenin na sada pode ser vista como uma funo apenas dos
elementos conectados diretamente na sada, possuindo um valor alto. Isso no crtico para as
aplicaes, pois o intuito do circuito apenas fornecer uma tenso de referncia para outros
circuitos, sem fornecer corrente quiescente para a alimentao dos mesmos.
4.3. Condio de Partida
O circuito de polarizao PTAT possui dois pontos nos quais as correntes so

estveis: a corrente zero (indesejvel) e a corrente quiescente (desejvel) [1]. Assim, essa to-
pologia necessita de outro circuito auxiliar que garanta a sua inicializao para o ponto quies-
cente correto; sendo conhecido na literatura por circuito de partida (circuito de start-up). V-
rios circuitos de start-up foram propostos, mas sempre com dois inconvenientes: o consumo
quiescente e o aumento da rea.
Na Figura 4.4 so apresentadas as caractersticas de transferncia dos espelhos

de corrente formados pelos pares Q1-Q3 e Q2-Q4. Observe que o confronto desses dois circui-
tos possui duas solues estveis e possveis, como em um latch de corrente. O tracejado in-
forma que para baixas correntes o espelho Q1-Q3 se comporta pela relao dos transistores, a
qual se degenera pela ao do R1 medida que a corrente aumenta.
Figura 4.4 Variao nas correntes de ramo.

38
Pela Figura 4.5, os elementos parasitas no n formado pelos drenos de Q1 e Q2

formam um circuito capaz de realizar por si o start-up da estrutura, se bem dimensionado.
R1
Q1 Q3
VC
D1 IP R2 CC
D2 CP Q2 Q4
Figura 4.5 Condio de start-up da referncia de tenso threshold.
Os diodos parasitas D1 e D2 so formados pelas junes dreno-substrato ineren-

tes aos transistores Q1a e Q2, respectivamente. O capacitor de partida CP formado pelas pr-
prias capacitncias parasitas do n formado pelos drenos dos transistores Q1b e Q2. A corrente
de fuga do transistor Q2 (originada no diodo D2 e supostamente maior do que a do diodo D1)
garante uma tenso baixa no n de interesse. Observe que para pequenos valores da corrente
de polarizao, vale a relao de espelho de Q1 e Q3, a qual comea a degenerar pela ao do
resistor R1.
Conseqentemente, a topologia no requer nenhum circuito adicional de start-

up, como em outras referncias de tenso apresentadas. As perturbaes so caractersticas no
momento em que o circuito ligado. Nesse cenrio, uma corrente de partida maior do que o
valor quiescente circula pelo transistor Q1, que tender ao valor quiescente quando as tenses
se equilibrarem na realimentao entre as fontes de corrente [36].
39
4.4. Compensao das Variaes da Tenso Threshold
Por causa das variaes do processo CMOS (em especial, as variaes da ten-
so threshold), a tenso de referncia VC do ncleo pode variar dentro dos limites apresenta-
dos nas simulaes de corners, dados na Tabela 5.4. A fim de eliminar a influncia das varia-
es da tenso threshold sobre a tenso VC, um circuito de calibrao pode ser utilizado para
ajustar a tenso VC para qualquer tenso de referncia VR dentro da tenso de alimentao.
Para isso, um regulador LDO o mais indicado, onde os valores dos resistores definiro a
sada, conforme a Figura 4.6, onde R3 um resistor ajustvel (calibrado por trimmer). Esse
circuito no ser implementado nesse trabalho por no ser o foco dos estudos necessrios para
a comprovao da tese.
Q8 Q7
IB R1
Q1 Q3 Q10
VC Q6 Q5 R3 VR
R2 CC R4 CL
Q2 Q4 Q9
Figura 4.6 Regulador LDO da referncia de tenso threshold.
A razo entre os resistores R3 e R4 define o valor da nova tenso de sada. Pela

incluso do circuito apresentado na Figura 4.6 ao ncleo do circuito da referncia de tenso, a
nova tenso de referncia VR pode ser expressa pela equao (4.18), onde VOS a tenso de
offset do estgio diferencial em relao sada regulada.
40
R
VR = 1 + 3 (VC + VOS ) (4.18)
R4
Observe que a tenso VR depende da relao de resistores R3 e R4 (no dos seus

valores absolutos), a qual estvel em temperatura e em processo, mantendo as propriedades
da referncia de tenso threshold. Dessa forma, a influncia do valor absoluto da tenso thre-
shold VTO pode ser eliminada da tenso VR. O projeto do amplificador operacional no crti-
co, j que as excurses de entrada e de sada so bem definidas e a resposta em freqncia
de uma referncia de tenso. Para o regulador LDO desejvel uma topologia de ultra-baixa
potncia e baixo coeficiente de temperatura, de forma a se manter tais propriedades na refe-
rncia de tenso.
Dessa maneira, a configurao tem a propriedade de corrigir variaes de pro-

cesso na tenso threshold e variaes da carga, fazendo com que as propriedades da referncia
de tenso threshold se aproximem das propriedades da referncia de tenso bandgap. Tal cir-
cuito tambm comumente utilizado em circuitos baseados na tenso bandgap, para elevar ou
diminuir o seu valor (atravs de uma derivao no resistor R4), ou mesmo para corrigir os er-
ros DC nas partes que compem o circuito.
5. Captulo 5
Projeto, Simulao e Medida

de uma Referncia de Tenso Threshold
No Captulo 2 foi apresentado o modelo do transistor MOS de canal longo em

inverso fraca, onde possvel manter o transistor saturado com uma tenso dreno-fonte mais
baixa do que em inverso forte e, assim, menores tenses de alimentao so exigidas. No
Captulo 4 foi apresentado que o transistor MOS nas condies descritas pode ser utilizado na
construo de uma referncia de tenso threshold. O condicionamento de sinais fsicos e as
aplicaes biomdicas so duas das reas de aplicao visada pela especificao.
5.2. Especificao da Referncia de Tenso Threshold
O circuito da referncia de tenso threshold apresentado no Captulo 4 de

42
simples construo quando comparado aos circuitos apresentados na literatura, no requeren-

do nem mesmo o circuito de start-up. O valor da tenso de referncia do ncleo depende do
valor da tenso threshold. Como especificao de uma referncia de tenso, deseja-se que a
tenso de referncia seja constante para as variaes na tenso de alimentao e na temperatu-
ra. Alm disso, como se trata de um projeto de baixo consumo, tambm desejvel uma m-
nima dissipao de potncia. Assim, especificada uma corrente de polarizao de 240nA, a
qual compatvel com os transistores no processo TSMC CMOS 0,35m padro [14] operan-
do em inverso fraca e no penaliza a rea dos resistores envolvidos, e uma regulao de linha
de 25mV/V, um compromisso da rea vs a simplicidade.
A regulao de linha est diretamente relacionada com os comprimentos de ca-

nal dos transistores e isso se torna um problema na saturao em inverso fraca, pois o efeito
de CLM maior do que na inverso forte [29]. Em projetos convencionais de referncias de
tenso so utilizados transistores de canais longos, mesmo na saturao em inverso forte, de
maneira a minimizar o impacto do efeito de CLM.
De posse das especificaes, o circuito da referncia de tenso threshold apre-

sentado na Figura 4.1 pode ser dimensionado. Do manual do processo, sabe-se que a tenso
threshold tpica do transistor nMOS e do pMOS de 524,7mV e de 738,3mV para canais lon-
gos, respectivamente. Assim, de forma a garantir a polarizao em inverso fraca, a tenses
VGS do transistor nMOS e do pMOS ser adotada 350mV e 550mV, respectivamente. A m-
nima tenso de alimentao no ser especificada por ser um projeto no qual ir se buscar o
mnimo valor possvel para o processo TSMC CMOS 0,35m padro.
5.3. Projeto da Referncia de Tenso Threshold
De posse das especificaes dadas na seo anterior para a referncia de tenso

threshold, lana-se mo do dimensionamento de seus elementos. De acordo com as equaes
(4.1) e (4.4), a corrente IB e a tenso VC so funes dos parmetros do processo CMOS, das
dimenses dos transistores e dos resistores. Assim, os valores a serem calculados, basicamen-
te, se resumem aos resistores, uma vez que todos os transistores podem ser adotados de forma
conveniente. O resistor R1 pode ser determinado pela equao (4.1) e o resistor R2 pela equa-
o (4.7). O processo de dimensionamento do circuito se torna iterativo, pois vrias dimen-
43
ses sero adotadas; fechando as especificaes em cima dos valores dos resistores.
A fim de minimizar o consumo quiescente, os transistores Q1 e Q2 so polari-

zados com a metade da corrente dos transistores Q3 e Q4 (vide a Figura 4.1). Como os transis-
tores Q2 e Q4 formam um espelho de corrente, o transistor Q2 deve ter a metade da largura e o
mesmo comprimento de canal do transistor Q4. De forma a manter o efeito cascode esperado
pela incluso do transistor MOS composto, o transistor Q3b deve ser duas vezes mais largo do
que o transistor Q1b, mantendo o mesmo comprimento de canal. O transistor Q1b por sua vez
deve ser oito vezes mais largo do que o transistor Q1a, pois, de acordo com a aproximao da
equao (3.7), o transistor Q1a estar saturado em inverso fraca. O transistor Q3a adotado
cinco vezes mais largo que o transistor Q1a, causando desequilbrio no espelho formado e
permitindo incluir o resistor R1, que cria o efeito da degenerao no circuito de polarizao
PTAT. Os transistores Q1a e Q4 sero adotados como a base dos clculos.
Uma vez modelado o transistor MOS em inverso fraca, necessrio extrair os

parmetros do modelo. O mtodo dos mnimos quadrados ser utilizado para esse fim. O m-
todo dos mnimos quadrados foi proposto inicialmente pelo matemtico, astrnomo e fsico
alemo Carl F. Gauss para se determinar os melhores coeficientes da rbita de um asteride
de trajetria conhecida, tendo como base para o clculo uma massa de dados provida de ob-
servaes com lunetas; portanto, com desvios entre os valores reais e os valores observados.
Os mnimos quadrados no determinam o modelo, mas os melhores coeficientes que ajustam
o modelo proposto aos valores observados [29], [30].
A corrente de dreno do transistor em inverso fraca, dada pela equao (2.8),

pode ser reescrita na equao (5.1), onde a dependncia com a tenso threshold deixa de ser
explicita e passa a ser computada na corrente caracterstica normalizada IDO (extrapolao do
modelo para a tenso gate-fonte nula). Dessa forma, os parmetros DC a serem extrados do
modelo do transistor MOS na saturao em inverso fraca se resumem a corrente caractersti-
ca normalizada, o fator de inclinao e o coeficiente linear de efeito de CLM. De acordo com
os estudos apresentados em [29], [30], os parmetros IDO e so dependentes do comprimento
de canal adotado.
I DO W V
I DS = exp q GS (5.1)
1 VDS L n kT
44
Como os parmetros dependem do comprimento de canal, o natural fix-lo e

utilizar os coeficientes extrados para o clculo manual do circuito. De acordo com a equao
(4.12), para se cumprir a especificao da regulao de linha de 25mV/V, o ajuste tem que ser
realizado sobre o efeito de CLM dos transistores, uma vez que as dimenses dos mesmos fo-
ram adotadas. Uma vez adotada a relao entre Q3b e Q3a igual a 16/5, faz-se a extrao de
parmetros de forma que os coeficientes de efeito de CLM sejam otimizados para se atingir a
especificao [14], [29]. Simulaes preliminares mostram que o comprimento de canal de
16m e 2m para nMOS e pMOS, respectivamente, so bons valores a serem adotados para
cumprir a especificao da regulao de linha. Vale a pena lembrar que o efeito de CLM
muito maior para um transistor com o mesmo valor de comprimento do canal operando em
inverso fraca do que para a inverso forte. Na Tabela 5.1 mostrada a extrao de parme-
tros dos modelos BSIM3v3 do TSMC CMOS 0,35m padro [29], [30]. Os transistores utili-
zados na extrao possuem a razo entre as dimenses de 100 vezes de forma a eliminar os
efeitos dependentes das dimenses do canal (como proposto na modelagem do BSIM3v3),
para as tenses VGS de 350mV e de 550mV para os transistores nMOS e pMOS, respectiva-
mente, valores 200mV abaixo das suas respectivas tenses thresholds tpicas.
Tabela 5.1 Coeficientes para os transistores utilizados.
Transistor nMOS Transistor pMOS

Comprimento de Canal 16m 2m
Corrente Caracterstica Normalizada 425,55fA 873,47aA
Fator de Inclinao 1,436 1,479
1
Coef. de Modulao do Comp. de Canal 0,024V 0,156V1
Uma vez definidos os coeficientes do modelo, se fazem os clculos dos transis-

tores base para se determinar o circuito da referncia de tenso threshold. Em todos os casos,
a tenso VGS menor do que a tenso threshold VTO, assegurando a operao dos transistores
em inverso fraca para o processo TSMC CMOS 0,35m padro [14]. Assim, as razes entre
as dimenses dos transistores Q1a e Q4 so dadas nas equaes (5.2) e (5.3), segundo as con-
sideraes explanadas.
120.10 9 (1 0,156 * 0,081)

(W / L) Q1a =
0,550 (W / L) Q1a = 83,33 (5.2)
873,47 .10 18 exp
1,479 * 0,026
45
240.10 9 (1 0,024 * 0,350)

(W / L) Q 4 =
0,350 (W / L) Q 4 = 45,25 (5.3)
425,55.10 15 exp
1,436 * 0,026
A razo entre as dimenses de Q1 adotada como 80 vezes e a de Q4 como 45

vezes. O resistor R1 determinado pela equao (4.1), dado pela equao (5.4).
1,479 * 0,026 1 5 1 + 0,1251, 479

R1 (To ) = ln R1 (To ) = 127,66 k (5.4)
240 .10 9 2 1 1 + 0,312
1, 479

A equao (2.15) pode ser reescrita pela equao (5.5) de maneira a evidenciar
a dependncia com a temperatura. Com a regresso linear do modelo BSIM3v3 possvel
obter o valor da tenso threshold em funo da temperatura para uma corrente constante [29].
Dessa maneira, usando as dimenses obtidas para o transistor Q4 e a corrente constante de
240nA na temperatura, faz-se a regresso sobre o modelo, que j considera os efeitos de fato-
res de ajuste inerentes ao modelo do BSIM3v3; resultando na tenso threshold do nMOS ex-
trapolada para o zero absoluto de 744,2mV e com o coeficiente n de aproximadamente 0,627
(o valor que compatvel com a teoria demonstrada no Captulo 2).
VTOZERO VQ 4 (To ) k k
VQ 4 (T ) = V ZERO
n nn ln (To ) T n nn T ln (T ) (5.5)
TO To q q

Pela substituio da equao (4.1) na equao (4.7), obtm-se a equao (5.6),

na qual o resistor R2 que anula o efeito da temperatura sobre a tenso de referncia pode ser
calculado em funo dos parmetros extrados acima e da corrente adotada.
kTo
R2 (To ) I B (To ) = VTOZERO VQ 4 (To ) (1 n ) n n (5.6)
q
0,744 0,350 (1 0,627)1,436 * 0,026

R2 (To ) = R2 (To ) = 1583,64 k (5.7)
240 .10 9
As dimenses envolvidas na referncia de tenso threshold esto listadas na

Tabela 5.2, aps o ajuste fino no simulador SMASH, no padro HSPICE, no qual ocorrem
s interaes entre os transistores, os resistores e os elementos parasitas associados. A descri-
o SPICE da referncia de tenso threshold est listada no Apndice A, com a qual poss-
46
vel reproduzir todos os resultados apresentados neste trabalho.
Tabela 5.2 Valores dos elementos do circuito.
(W / L)1a 160m/2m (W / L)2 360m/16m

(W / L)3a 800m/2m (W / L)4 720m/16m
(W / L)1b 1280m/2m R1(To) 130k
(W / L)3b 2560m/2m R2(To) 1570k
A operao em inverso fraca implica em transistores de grandes dimenses, o

que acaba por minimizar a influncia de rudo, principalmente o rudo flicker que dominante
no transistor MOS operando em baixas freqncias [1], [2]. O resistor de difuso apresenta
melhor casamento e maior resistividade do que os de poly, sendo por isso adotado nesse traba-
lho [35]. Do manual do processo TSMC CMOS 0,35m padro, a resistividade tpica da difu-
so P+ de 150/m2 com o coeficiente trmico de = 1,4moC1, fato que assegura a apro-
ximao realizada na equao (4.3).
Finalizado o dimensionamento e as simulaes iniciais, tendo as especificaes

sido alcanadas, confeccionou-se o layout do circuito, que foi baseado nas regras de projeto
padronizadas pela MOSIS [14]. O circuito da referncia de tenso threshold ocupa a rea de
330m x 230m, sendo a sua fotografia mostrada na Figura 5.1.
Figura 5.1 Fotografia da referncia de tenso threshold.

47
Algumas preocupaes na construo do layout foram tomadas, principalmente

com relao aos transistores e resistores casados, de forma que o descasamento previsto pelo
modelo de Pelgrom seja alcanado. Como as larguras de canal dos transistores so mltiplas
de 40m, esta dimenso foi tomada como a de um transistor padro e cada transistor foi mon-
tado como um arranjo paralelo do padro. Os resistores foram feitos sobre um arranjo srie de
resistores, tendo como padro um resistor de 10k. Outra preocupao foi com a simetria das
tenses de alimentao entre os pontos do circuito, de forma que o fluxo da corrente pelos
transistores casados esteja todo no mesmo sentido, evitando assim que haja um aquecimento
desigual destes dispositivos, o que introduziria outras incertezas na modelagem dos sinais.
Um anel de guarda em volta da referncia de tenso foi introduzido de forma a isolar um cir-
cuito do outro e assim minimizar os efeitos de rudos que se propagam pelo substrato.
Quanto proteo eletrosttica, os pads fornecidos pela MOSIS possuem uma

proteo primria montada sobre dois transistores configurados como diodo e um resistor de
100 em srie com o sinal. Os pads so projetados para uma variao de 0,3V a + 3,6V da
tenso aplicada.
Terminado o layout, o circuito novamente simulado, porm com a incluso

de parmetros extrados e efeitos parasitas de interao entre os dispositivos e trilhas, onde se
busca uma maior proximidade dos resultados simulados com os que sero obtidos na prtica
com a prototipagem do circuito integrado.
5.4. Simulaes da Referncia de Tenso Threshold
As dimenses finais dos transistores e resistores definem o funcionamento e a

dinmica da referncia de tenso threshold. Assim, alguns dos parmetros-chave da especifi-
cao so recalculados, segundo estas dimenses finais. Esses novos resultados so mostrados
na Tabela 5.3, junto com os respectivos valores das simulaes com o modelo BSIM3v3, para
uma tenso de alimentao mnima de 950mV e uma temperatura ambiente de 27oC (300K).
Comparando os resultados, possvel verificar uma boa aproximao entre os clculos manu-
ais usando os modelos desenvolvidos e a extrao de parmetros realizada segundo a metodo-
logia dos mnimos quadrados.
48
Tabela 5.3 Clculos vs simulaes BSIM3v3.
Clculo Simulao
Corrente Quiescente de Polarizao 236nA 245nA
Tenso de Referncia 730,3mV 735,7mV
Dissipao de Potncia @ 80C 395nW 380nW
Coeficiente de Temperatura 10,3ppm/C 39,3ppm/C
Regulao de Linha 27,3mV/V 22,6mV/V
PSRR @ DC 24,6dB 26,2dB
Porm, existe uma discrepncia entre os coeficientes de temperatura, pois nos

clculos se considera apenas a distoro causada pelo transistor Q4, enquanto que nas simula-
es existem distores dos resistores na corrente, alm do prprio transistor, afinal o modelo
uma aproximao de 1 ordem. A Figura 5.2 apresenta a simulao DC das duas parcelas
que compe a tenso de referncia do ncleo, onde possvel notar que, pelas dimenses ado-
tadas nos resistores, existe a compensao dos coeficientes de temperatura (as retas possuem a
mesma inclinao, sendo uma crescente e a outra decrescente).
460
440
Tenses R 2 IB e VQ4 [mV]
420
400
380
360
340
320
300
280
-20 0 20 40 60 80
o
Temperatura [ C]
Figura 5.2 Simulao DC das tenses R2 IB e VQ4 vs temperatura.
A Figura 5.3 apresenta a simulao DC da tenso de referncia do ncleo em

funo da temperatura para o caso tpico, onde os coeficientes de temperatura se compensam,
restando apenas a parcela no-linear. Como previsto na teoria desenvolvida, a curva cncava
para as variaes na temperatura, na qual o circuito promove a tenso de referncia de 736mV
49
para o caso tpico do processo TSMC CMOS 0,35m padro, valor prximo da tenso thre-
shold do transistor nMOS, quando extrapolada ao zero absoluto.
738
737
Referncia V C [mV]
736
735
734
733
-20 0 20 40 60 80
o
Temperatura [ C]
Figura 5.3 Simulao DC da tenso VC vs temperatura.
A Figura 5.4 apresenta a simulao DC da tenso de referncia do ncleo em

funo da tenso de alimentao, onde possvel observar a tenso de alimentao mnima da
topologia no processo TSMC CMOS 0,35m padro, a qual trabalha com uma tenso drop-
out inferior a 200mV, resultado esse no encontrado na literatura pesquisada [15]-[20].
800
700
Referncia V C [mV]
600
500
400
300
200
100
0
0,0 0,5 1,0 1,5 2,0 2,5 3,0
Tenso de Alimentao VDD [V]
Figura 5.4 Simulao DC da tenso VC vs tenso de alimentao.

50
A Figura 5.5 apresenta a simulao DC das correntes dos ramos do circuito no

caso tpico, onde se mostra dois pontos nos quais a corrente estvel, de acordo com a teoria
(vide a Figura 4.4). Observe que a corrente IB soluo de 245nA, conforme projetado.
300
250
Corrente I B [nA]
200
150
100
50
0
0 25 50 75 100 125 150
Corrente IP [nA]
Figura 5.5 Curvas de carga das correntes IP e IB no circuito.
A Figura 5.6 apresenta a simulao AC do PSRR para a tenso de alimentao

de 950mV, onde o modelo de um zero e um plo dado na equao (4.13), se mostra condizen-
te com as simulaes (at a freqncia de 10kHz).
45
41
PSRR [dB]
37
33
29
25
0,001 0,01 0,1 1 10 100 1000
Freqncia [kHz]
Figura 5.6 Simulao AC do PSRR.

51
O PSRR acaba sendo afetado pelo requisito de baixo drop-out imposto ao cir-
cuito da referncia de tenso threshold. Os resultados das simulaes de corners so apresen-
tados na Tabela 5.4. Os valores so obtidos aps a calibrao dos trimmers individuais dos
resistores com 4 bits, para a temperatura ambiente de 27oC e a mnima tenso de alimentao.
Tabela 5.4 Simulaes de corners, aps a calibrao dos trimmers.
Caso Tpico Melhor Caso Pior Caso
Mnima Tenso de Alimentao 950mV 850mV 1050mV

Faixa de Temperatura 20C a + 80C 20C a + 80C 20C a + 80C
Corrente Quiescente de Polarizao 245nA 240nA 249nA
Tenso Threshold do nMOS 524,7mV 424,7mV 624,7mV
Tenso de Referncia 735,7mV 633,3mV 835,9mV
Dissipao de Potncia @ 80C 380nW 335nW 430nW
Coeficiente de Temperatura 39,3ppm/C 55,0ppm/C 33,5ppm/C
Regulao de Linha @ 1.5V 22,6mV/V 21,8mV/V 21,7mV/V
PSRR @ 1kHz 25,1dB 28,5dB 24,6dB
Os tempos de partida esto na ordem de 100ms na temperatura ambiente e m-

nima tenso de alimentao. A Figura 5.7 apresenta a simulao transiente da partida suave da
tenso de alimentao. O diodo parasita D2 maior do que o diodo D1 com as dimenses ado-
tadas (vide o Apndice A), garantindo assim a condio de start-up da estrutura.
1000
800
Referncia V C [mV]
600
400
200
0
0 5 10 15 20
Tempo [seg]
Figura 5.7 Simulao transiente da tenso VC com correntes de fuga.

52
A Figura 5.8 apresenta a mesma simulao transiente da partida suave, mas na

ausncia dos diodos parasitas, onde possvel observar que o circuito no parte. Assim, fica
mostrado que as correntes de fuga nos diodos so capazes de realizar o start-up da referncia
de tenso threshold sem o uso de circuitos auxiliares.
1000
800
Referncia V C [mV]
600
400
200
0
0 5 10 15 20
Tempo [seg]
Figura 5.8 Simulao transiente da tenso VC sem correntes de fuga.
A fim de verificar a robustez do circuito devido a variaes de parmetros, uma

srie de simulaes foi realizada, considerando uma variao de 1m na largura de canal de
cada transistor individualmente, verificando o efeito de descasamento no ajuste dos trimmers.
Como resultado, os trimmers so capazes de compensar o efeito do descasamento da estrutura
sobre a tenso de referncia para todos os corners listados na Tabela 5.4.
Assim, o projeto da referncia de tenso threshold se mostra condizente com a

teoria desenvolvida, onde a tese comprovada pela concepo do circuito. A fim de se ter
uma estimativa do impacto da variao da tenso threshold do ponto de vista das variaes
estatsticas do processo, sejam estas por variaes globais e/ou locais, sob a tenso de refern-
cia do ncleo, faz-se um estudo da tenso de referncia em funo da variao da tenso thre-
shold de todos os transistores envolvidos.
As variaes globais so vistas pelos corners do processo, onde a tenso thre-

shold de cada transistor assume um valor mnimo e um valor mximo dentro do espalhamento
do processo. Os seus valores limites so dados na Tabela 5.5, extrados do manual do proces-
53
so TSMC CMOS 0,35m padro [14].
Tabela 5.5 Limite de variao da tenso threshold nos corners.
Caso Tpico Melhor Caso Pior Caso
Tenso Threshold do nMOS 524,7mV 424,7mV 624,7mV

Tenso Threshold do pMOS 738,3mV 638,3mV 838,3mV
A Figura 5.9 apresenta a simulao de Monte Carlo (1000 rodadas) da tenso

de referncia do ncleo do ponto de vista da variao global da tenso threshold, segundo os
limites impostos pelos corners, e uma tenso de alimentao de 1,1V para que nos corners a
tenso de alimentao no venha a mascarar os resultados. Observe que esta variao da ten-
so de referncia tende a prpria variao da tenso threshold do transistor nMOS, dadas na
Tabela 5.4.
140
120
Freqncia [vezes]
100
80
60
40
20
0
640 660 680 700 720 740 760 780 800 820 840 860
Referncia VC [mV]
Figura 5.9 Histograma da variao global da tenso VC.
A Figura 5.10 apresenta a simulao de Monte Carlo (1000 rodadas) da corren-

te de polarizao do ponto de vista da variao global da tenso threshold, segundo os limites
impostos pelos corners do processo e uma tenso de alimentao de 1,1V. Observe que a in-
fluncia da variao da tenso threshold sobre a corrente de polarizao baixa, pois ainda se
mantm a hiptese de casamento entre os transistores dos espelhos de corrente e o efeito de
CLM sobre as correntes foi minimizado.
54
350
300
Freqncia [vezes]
250
200
150
100
50
0
245 246 247 248 249 250 251 252
Corrente IB [nA]
Figura 5.10 Histograma da variao global da corrente IB.
As variaes locais podem ser vistas pelo modelo de Pelgrom, onde o coefici-
ente de descasamento da tenso threshold vale aproximadamente 6,61mVm para o transistor
nMOS e 13,38mVm para o transistor pMOS. Vale a pena lembrar que na simulao de Mon-
te Carlo, esse coeficiente deve ser considerado sem a raiz quadrada de dois devido ao fato de
variar os transistores isoladamente. Dessa forma, na Tabela 5.6 listado o desvio padro espe-
rado para cada transistor MOS que compe o circuito da referncia de tenso threshold. Como
a rea dos transistores grande, o desvio padro da tenso threshold de cada um dos transisto-
res deve ser baixo. Contudo, isso no quer dizer que suas influncias sejam desprezveis sobre
a tenso de referncia do ncleo ou mesmo sobre a corrente de polarizao.
Tabela 5.6 Desvio padro da tenso threshold.
VT(Q1a) 528,89V VT(Q1b) 186,99V

VT(Q3a) 236,53V VT(Q3b) 132,22V
VT(Q2) 61,59V VT(Q4) 43,55V
A Figura 5.11 apresenta a simulao de Monte Carlo (1000 rodadas) da tenso

de referncia do ncleo do ponto de vista da variao local da tenso threshold, segundo o
modelo de Pelgrom, considerando todos os transistores envolvidos no caso tpico do processo
e uma tenso de alimentao de 1,1V (a mesma tenso de alimentao das simulaes da va-
riao global da tenso threshold).
55
250
200
Freqncia [vezes]
150
100
50
0
710 715 720 725 730 735 740 745 750 755 760 765 770 775
Referncia VC [mV]
Figura 5.11 Histograma da variao local da tenso VC.
A Figura 5.12 apresenta a simulao de Monte Carlo (1000 rodadas) da corren-

te de polarizao do ponto de vista da variao local da tenso threshold, segundo o modelo
de Pelgrom, considerando todos os transistores no caso tpico do processo e uma tenso de
alimentao de 1,1V.
350
300
Freqncia [vezes]
250
200
150
100
50
0
232 236 240 244 248 252 256 260 264 268
Corrente IB [nA]
Figura 5.12 Histograma da variao local da corrente IB.
A Tabela 5.7 apresenta o resumo das simulaes de Monte Carlo realizadas pa-
ra a tenso de referncia do ncleo e a corrente de polarizao em relao s variaes globais
56
e locais da tenso threshold dos transistores envolvidos na referncia de tenso threshold.
Tabela 5.7 Sumrio das simulaes de Monte Carlo (VDD = 1.10V).
Tenso de Referncia Corrente de Polarizao
Global Local Global Local
Mdia 739,41mV 739,05mV 248,04nA 248,03nA

Desvio Padro 54,67mV 9,18mV 1,10nA 5,31nA
Valor Mnimo 643,40mV 712,10mV 245,84nA 232,40nA
Valor Mximo 836,55mV 766,60mV 250,39nA 264,00nA
Como esperado pela teoria, a flutuao da tenso de referncia do ncleo tem

uma relao 1:1 com a tenso threshold do transistor nMOS. Dessa forma, esse circuito pode
ser utilizado com um circuito de rastreamento da tenso threshold, seja esse inter-die ou
mesmo intra-die. As simulaes so realizadas a tenso de 1,10V para evitar que possveis
variaes no ponto de operao dos transistores causadas pelas prprias variaes de processo
possam vir a mascarar os resultados. Assim, possvel observar que a maior contribuio na
variao da tenso de referncia provm da variao global da tenso threshold se comparada
com a variao local. Em contra partida, a maior contribuio para a variao da corrente de
polarizao provm da variao local quando comparada com a variao global. Como j a-
presentado, os trimmers devem ser capazes de cobrir toda a faixa de variao na tenso thre-
shold, montado sobre o regulador LDO, para uma aplicao tpica como referncia de tenso.
5.5. Testes e Medidas da Referncia de Tenso Threshold
De posse dos prottipos, a estratgia de testes e medidas foi dividida em duas

categorias; uma de funcionalidade e outra de caracterizao. Com os testes de funcionalidade
visa-se conhecer o comportamento da topologia dentro do esperado nas simulaes. Com as
medidas de caracterizao, visa-se conhecer o quanto o prottipo cumpre as especificaes do
projeto, validando os mtodos empregados para a sua construo.
O prottipo da referncia de tenso threshold foi fabricado na rodada T65Q da

MOSIS de 13 de julho de 2006. A Figura 5.13 apresenta as medidas da tenso de referncia
57
do ncleo em relao s variaes da temperatura para trs amostras. Os valores so medidos

aps o ajuste do trimmer de cada resistor, sendo o ajuste diferente em cada uma das amostras,
devido variaes no processo.
749
748
747
Referncia V C [mV]
746
745
744
743
742
741
740
-20 0 20 40 60 80
o
Temperatura [ C]
Figura 5.13 Medidas da tenso VC vs temperatura.
A Figura 5.14 apresenta as medidas da tenso de referncia em relao s vari-

aes da tenso de alimentao para trs amostras.
800
790
Referncia V C [mV]
780
770
760
750
740
730
0,9 1,2 1,5 1,8 2,1 2,4 2,7 3,0
Tenso de Alimentao VDD [V]
Figura 5.14 Medidas da tenso VC vs tenso de alimentao.

58
Os resultados das medidas das trs amostras so listados na Tabela 5.8, para a
temperatura ambiente de 27C e a mnima tenso de alimentao de 950mV.
Tabela 5.8 Resultado das medidas em trs amostras.
Amostra A Amostra B Amostra C
Mnima Tenso de Alimentao 950mV 950mV 950mV

Faixa de Temperatura 20C a + 80C 20C a + 80C 20C a + 80C
Corrente Quiescente de Polarizao 250nA 250nA 250nA
Tenso de Referncia 745,3mV 740,6mV 742,0mV
Dissipao de Potncia @ 80C 390nW 390nW 390nW
Coeficiente de Temperatura 39,0ppm/C 38,8ppm/C 40,1ppm/C
Regulao de Linha @ 1,5V 24,1mV/V 24,4mV/V 24,7mV/V
PSRR @ 1kHz 23,4dB 23,7dB 22,8dB
O circuito apresenta uma variao menor do que 4mV na tenso de referncia

para uma variao na temperatura de 20C a + 80C e um consumo de apenas 390nW; valor
aqum dos circuitos referenciados. O PSRR de 23,7dB; valor comparado com uma refern-
cia de tenso bandgap de topologia simples. A Tabela 5.9 apresenta uma lista de medidas em
referncias de tenso. As propriedades do circuito mostrado na Figura 4.1 so apresentadas na
primeira coluna, seguida de outros trabalhos para a comparao.
Tabela 5.9 Indicadores de desempenho.
Este Trabalho Cheng [18] Huang [19]
Tecnologia CMOS 0,35m 0,35m 0,18m

Mnima Tenso de Alimentao 0,95V 1,40V 0,85V
Faixa de Temperatura 20oC a + 80oC 0oC a + 70oC 20oC a + 120oC
Mxima Dissipao de Potncia 0,39W 3,22W 3,30W
Tenso de Referncia 741mV 580mV 221mV
o o
Coeficiente de Temperatura 39ppm/ C 62ppm/ C 194ppm/oC
Regulao de Linha 25mV/V 4mV/V 2mV/V
Relao entre VC sobre VDD 78,0% 41,4% 26,0%
2 2
rea do Circuito 0,076mm 0,126mm 0,024mm2
Observe que a topologia desenvolvida a que opera com a maior relao entre
59
a tenso de referncia e a tenso de alimentao entre as apresentadas; mostrando a eficincia

para baixas tenses drop-out. De acordo com o simulador SMASH e os modelos BSIM3v3
[14], a referncia de tenso threshold proposta pode operar com uma tenso de alimentao
mnima de 800mV em um processo CMOS 0,25m, gerando a tenso de referncia do ncleo
de 580mV. O circuito tambm capaz de operar com uma tenso de alimentao mnima de
700mV em um processo CMOS 0,18m, gerando a tenso de referncia do ncleo de 405mV.
Os baixos valores so devido s baixas tenses threshold dos transistores.
6. Captulo 6
Concluses e Trabalhos Futuros
Esse trabalho apresenta a tese de que a tenso threshold do transistor MOS em

inverso fraca se comporta de forma semelhante tenso bandgap em um transistor bipolar; a
qual foi comprovada com as equaes desenvolvidas no Captulo 2 e os resultados apresenta-
dos no Captulo 5, e, dessa forma, esse transistor pode ser utilizado na construo de uma re-
ferncia de tenso threshold para as aplicaes em ultra-baixa tenso e em ultra-baixa potn-
cia, com propriedades semelhantes a uma referncia de tenso bandgap.
Como a tenso de referncia baseada no valor da tenso threshold, o circuito

adquire a capacidade de rastrear as variaes da tenso threshold oriundas da variao da
concentrao de dopantes do processo, podendo assim ser utilizada em aplicaes tpicas de
referncias de tenso (como inicialmente apresentado) ou mesmo no rastreamento da tenso
threshold aplicada na polarizao adaptativa de circuitos, por ser uma estrutura insensvel a
variao na temperatura e na tenso de alimentao.
Para esse desenvolvimento, foi apresentado um transistor MOS composto de

canal longo operando em inverso fraca para aplicaes em ultra-baixa tenso e ultra-baixa
61
potncia, onde a potncia consumida em regime permanente e a excurso linear do sinal so

comparadas ao do transistor simples, mas com a alta impedncia de sada. Duas aplicaes de
interesse para o transistor MOS composto so apresentadas: uma fonte de corrente de relao
1:1 e um sensor de temperatura, um termistor, de baixssimo consumo; ambos verificados no
processo TSMC CMOS 0,35m padro.
A fonte de corrente apresenta uma alta impedncia de sada, comparvel com a

da configurao cascode, um efeito que altamente desejvel para melhorar o ganho e PSRR
de circuitos amplificadores, ou mesmo a relao de espelhos de corrente.
O circuito do termistor funcional e de simples construo, sendo indicado no

uso em protees ou mesmo em sensores inteligentes, na compensao de ambiente externo,
melhorando a exatido das medidas com esses elementos.
Baseada na tese foi apresentada uma referncia de tenso threshold, sendo o

seu funcionamento anlogo ao de uma referncia de tenso bandgap, mas com vantagem de
operar com tenses de alimentao menores do que 1V; alm dos limites impostos pela tenso
bandgap. Para as novas tecnologias CMOS de 0,13m e 90nm, a tenso de alimentao j
menor que a tenso bandgap [14]; fato que nunca ir acontecer com a tenso threshold, que
a proposta desse trabalho.
O circuito trabalha com uma tenso de alimentao de 950mV para o processo

TSMC CMOS 0,35m, gerando a tenso de referncia em 741mV (valor da tenso threshold
extrapolada para o zero absoluto) na faixa temperatura de 20C a + 80C com a variao de
39ppm/C e uma regulao de linha de 25mV/V para a alimentao de at 3V. Pelas medidas
realizadas, os modelos dos transistores caracterizados pela MOSIS, com alguns cuidados des-
critos, podem ser usados para o projeto de circuitos analgicos em inverso fraca.
Como trabalhos futuros, sugere-se a implementao do regulador LDO (pro-

posto no Captulo 4) para a correo da variao do valor DC da tenso threshold devido s
variaes no processo de fabricao. Sugere-se tambm uma melhoria no circuito da refern-
cia de tenso threshold, dada na Figura 6.1, onde o fato do resistor R1 ser interno estrutura
aumenta a regulao de linha e o PSRR. Outra melhoria proposta para o circuito pode ser ob-
tida com uma compensao da parcela logartmica dependente da temperatura.
62
Figura 6.1 Proposta para melhoria na regulao de linha e PSRR.
Com os trabalhos da tese, foram publicados, desde dezembro de 2005, quatro

artigos em congressos internacionais e quatro artigos em revistas internacionais especializadas
da rea, conforme a descrio apresentada no Apndice B.
Apndice A
Descrio SPICE da Referncia de

Tenso Threshold
A descrio SPICE do circuito da referncia de tenso threshold, otimizada pa-

ra o simulador SMASH, apresentada abaixo. Com essa descrio podem ser repetidos to-
dos os resultados simulados no decorrer desse trabalho.
******************************************************************
.LIB ".\TSMC35.LIB"
******************************************************************
V1 1 0 0.95
M1A 2 3 1 1 MODP L=02U W=160U AD=176P AS=176P PD=163U PS=163U M=01
M1B 3 3 2 2 MODP L=02U W=160U AD=176P AS=176P PD=163U PS=163U M=08
M3A 4 3 5 5 MODP L=02U W=160U AD=176P AS=176P PD=163U PS=163U M=05
M3B 6 3 4 4 MODP L=02U W=160U AD=176P AS=176P PD=163U PS=163U M=16
M2 3 7 0 0 MODN L=16U W=120U AD=132P AS=132P PD=123U PS=123U M=03
M4 7 7 0 0 MODN L=16U W=120U AD=132P AS=132P PD=123U PS=123U M=06
R1 1 5 0130K TC=1.4M
R2 6 7 1570K TC=1.4M
CL 0 6 330P
******************************************************************
.END
Apndice B
Artigos Publicados
Dois artigos relacionados referncia de tenso threshold, proposta para se

comprovar a tese, foram publicados no IEICE Transactions on Electronics Institute of Elec-
tronics, Information and Communcation Enginners e no ELSEVIER Microelectronics Jour-
nal, ambos classificados no Qualis 1A da CAPES.
L. H. C. Ferreira, T. C. Pimenta and R. L. Moreno, An Ultra Low-Voltage Ultra Low-Power

CMOS Threshold Voltage Reference. IEICE Transactions on Electronics, vol. E90-C, no. 10,
pp. 2044-2050, Japan, October 2007.
L. H. C. Ferreira, T. C. Pimenta and R. L. Moreno, A CMOS Threshold Voltage Reference

Source for Very Low-Voltage Applications. Microelectronics Journal, aceito e em fase final
de publicao (disponvel on-line desde maro de 2008).
Um artigo relacionado ao Miller OTA modificado [30], aliado ao transistor

MOS composto, foi publicado no IEEE Transactions on Circuits and Systems II Institute of
Electrical and Electronics Engineers, classificado no Qualis 1A da CAPES.
65

CMOS Miller OTA With Rail-to-Rail Input/Output Swing. IEEE Transactions on Circuits and
Systems II, Express Briefs, vol. 54, no. 10, pp. 843847, USA, October 2007.
Um artigo relacionado ao transistor MOS composto, proposto no Captulo 3

desse trabalho, foi publicado no IEICE Transactions on Electronics Institute of Electronics,
Information and Communcation Enginners, classificado no Qualis 1A da CAPES.

Weak Inversion Composite MOS Transistor: Concept and Applications. IEICE Transactions
on Electronics, vol. E91-C, no. 4, pp. 662-665, Japan, April 2008.
Quatro artigos relacionados aos estudos da referncia de tenso threshold e do

transistor MOS composto foram publicados em congressos internacionais da rea entre os
anos de 2005 e 2006.
L. H. C. Ferreira and T. C. Pimenta, A CMOS Voltage Reference for Ultra Low-Voltage Ap-
plications. ICECS 2005 12th IEEE International Conference on Electronics, Circuits and
Systems, Gammarth, Tunisia, December 2005.
L. H. C. Ferreira and T. C. Pimenta, A CMOS Voltage Reference Based on Threshold Volt-

age for Ultra Low-Voltage and Ultra Low-Power, ICM 2005 17th IEEE International Con-
ference on Microelectronics, Islamabad, Pakistan, December 2005.
L. H. C. Ferreira and T. C. Pimenta, A Weak Inversion Composite MOS Transistor for Ultra
Low-Voltage and Ultra Low-Power Applications. MIXDES 2006 13th IEEE International
Conference Mixed Design of Integrated Circuits and Systems, Gdynia, Poland, June 2006.
L. H. C. Ferreira, T. C. Pimenta, R. L. Moreno and W. A. V. Noije, Ultra Low-Voltage Ultra

Low-Power Threshold Voltage Reference, SBCCI 2006 19th Symposium on Integrated Cir-
cuits and Systems Design, Ouro Preto, Brazil, August 2006.
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UNIVERSIDADE FEDERAL DE ITAJUB

PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

Uma Referncia de Tenso CMOS Baseada na

Lus Henrique de Carvalho Ferreira

Orientador: Tales Cleber Pimenta, Ph.D.

Tese submetida ao Programa de Ps-Graduao

minha esposa Giseli, dedico esse

... et Verbum caro factum est et

Agradeo a Deus pelas oportunidades na minha vida.

Meus mais sinceros agradecimentos.

Esse trabalho apresenta uma nova e simples topologia de referncia de tenso

A referncia de tenso threshold pode ser utilizada em aplicaes tpicas de re-

Captulo 1: Introduo ..............................................................................................................1

1.1. Consideraes Gerais ............................................................................................1

Captulo 2: O Transistor MOS Operando em Inverso Fraca .................................................8

2.1. Consideraes Gerais ............................................................................................8

Captulo 3: O Transistor MOS Composto Operando em Inverso Fraca ..............................18

3.1. Consideraes Gerais ..........................................................................................18

Captulo 4: Uma Referncia de Tenso Threshold .................................................................29

4.1. Consideraes Gerais ..........................................................................................29

Captulo 5: Projeto, Simulao e Medida de uma Referncia de Tenso Threshold..............41

5.1. Consideraes Gerais ..........................................................................................41

Captulo 6: Concluses e Trabalhos Futuros..........................................................................60

Apndice A: Descrio SPICE da Referncia de Tenso Threshold......................................63

Apndice B: Artigos Publicados .............................................................................................64

Referncias Bibliogrficas .......................................................................................................66

Figura 2.1 Polarizao do transistor nMOS referenciado ao substrato. .................................. 8

Figura 5.6 Simulao AC do PSRR. .....................................................................................50

Tabela 3.1 Comparao entre fontes de corrente. .................................................................25

AVT Coeficiente de variao da tenso threshold.

n Fator de inclinao em inverso fraca.

1.1. Consideraes Gerais

As referncias de tenso so amplamente utilizadas em circuitos analgicos ou

Em aplicaes de circuitos integrados, as referncias de tenso mais utilizadas

Historicamente, o princpio de funcionamento da referncia de tenso bandgap

Com a evoluo da tecnologia CMOS, o comprimento de canal do transistor se

Pesquisadores nos ltimos anos vm mostrando topologias que operam com as

Outro fator importante para as operaes em baixa tenso o valor da queda de

Pesquisadores vm somando esforos para desenvolver novas topologias de re-

A reduo da tenso de alimentao e da potncia consumida pelo circuito faz

Seguindo a tendncia de baixa tenso e baixa potncia, busca-se nesse trabalho

Muitas topologias foram e esto sendo propostas para as referncias de tenso

bandgap). Dessa forma, as tenses de referncias obtidas so uma conseqncia do ponto de

Como se deseja um circuito que trabalhe em ultra-baixa tenso e em ultra-baixa

O que se busca nesse trabalho comprovar a tese de que a tenso de limiar

A tenso threshold de um transistor MOS de canal longo constante (supondo

As diferenas na tenso threshold (principalmente as variaes locais) so uma

Como a tenso de referncia baseada na tenso threshold do transistor MOS,

Utilizando apenas transistores MOS em inverso fraca e elementos passivos, o

Busca-se tambm a validao dos mtodos aplicados para o projeto do circuito

1.4. Estrutura do Trabalho

O trabalho est organizado em seis captulos, sendo um captulo de introduo,

O Captulo 2 apresenta a modelagem do transistor MOS de canal longo e uni-

O Captulo 3 apresenta o conceito e a modelagem do transistor MOS composto

O Captulo 4 apresenta uma proposta de implementao para o circuito da refe-

para a comprovao da tese.

O Captulo 5 apresenta os clculos das dimenses, as simulaes e as medidas

O Captulo 6 apresenta as concluses e as sugestes para trabalhos futuros que

O Transistor MOS Operando

2.1. Consideraes Gerais

A Figura 2.1 representa a vista lateral de um transistor nMOS, onde se explora

Figura 2.1 Polarizao do transistor nMOS referenciado ao substrato.

O transistor MOS, idealizado em 1926 por Julius E. Lilienfeld e implementado