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Introduccin
Este laboratorio guia al asistente a travs de las herramientas System Generator y Simulink para
analizar la representacin de nmeros en System Generator
Objetivos
Despus de completer este laboratorio, el alumno sera capaz de:
4
5
4
+/-
res
se l
Figura A. Diagrama conceptual para el sumador/restador en SG
Lab 1: Sumador/Restador
2-1
Procedimiento
En esta seccin el asistente encontrar todos los pasos necesarios para realizar el laboratorio. El procedimiento
incluye los siguientes pasos principales:
1.
2.
3.
4.
Crear una nueva carpeta llamada Lab2 y convertirla en el current directory (i.e. Current
Directory = $MATLAB\work\Lab_user\Lab2)
Ir a la ventana de Simulink Library Browser y seleccionar el botn New Model. A
continuacin se abrir una hoja en blanco en donde se captura el modelo Simulink.
Lab 1: Sumador/Restador
2-2
Final time:
Solver:
10
discrete (no continuous state)
Click <OK>
El siguiente paso es agregar los bloques de System Generator. En la ventana Simulink Library
Browser. Expandir el Xilinx Blockset y dar click en Index, en donde aparecern todos los bloques
de System Generator disponibles para realizar diseos con FPGAs (figura 2-2).
Lab 1: Sumador/Restador
2-3
Del Xilinx Blockset agregar 1 bloque System Generator, 3 bloques Gateway In, 1 bloque
AddSub y 1 bloque Gateway Out.
Realizar las interconexiones entre los bloques tal y como se muestra en la figura 2-3. Configurar
el Scope para que tenga 3 entradas. Adems renombrar las E/S como lo indica la figura A.
El siguiente paso es configurar los parmetros para los bloques de System Generator. Realizar las
siguientes configuraciones:
Gateway In (A) y Gateway In (B)
Output type:
Signed
Number of bits: 4
Gateway In (sel)
Output type:
Boolean
Binary point:
AddSub
Operation:
Addition or Substraction
Output type User defined: Number of bits: 5
Lab 1: Sumador/Restador
Binary point:
2-4
Cuando el bloque AddSub se configura como sumador/restador se aade una tercera entrada al
bloque, conectar esta nueva entrada con la seal sel, tal y como lo indica la figura 2-4. Con este
cambio el diseo esta completamente conectado.
Lab 1: Sumador/Restador
2-5
1.
Con los valores por default de los bloques de Simulink. Explicar los valores vistos en el
bloque Scope
2.
Que cambios hay que hacer para cambiar entre las operaciones de suma y resta. Para que
valor de sel se hace la suma?
3.
4.
Realice los cambios necesarios para que del tiempo 0 a 10 seg. realice una suma y para los
tiempos 11 al 20 seg. realice una resta. Tambin las 2 entradas debern ser de tipo rampa con
diferentes Slopes. Interprete los resultados
Lab 1: Sumador/Restador
2-6
Figura 4-3. Asignacin de pines para los Gateways Out (salida res)
Una vez asignados los pines de E/S, abrir el cuadro de configuracin de System Generator y
configurar los campos Compilation, Part, FPGA clock period, Clock pin location; tal y como se
observa en la figura 4-4. Una vez configurado, Click <APPLY>, Click <GENERATE>. Ahora
System Generator generar el archivo BIT (tarda aprox. 5 10 min).
Lab 1: Sumador/Restador
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Lab 1: Sumador/Restador
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