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Politecnico di Torino Elettronica Applicata e Misure

Esempio di prova scritta


Parte E-A Elettronica - Domande a risposta multipla
Quesito A.1
Un FF tipo D-latch (non Master-Slave) con il comando LE (Latch Enable) = 1:
a) ha luscita sempre a 1 b) mantiene lo stato anche se lingresso D varia
c) cambia stato a ogni colpo di clock d) riporta in uscita lo stato dellingresso
Quesito A.2
Nel generatore di onda quadra realizzato con un solo operazionale, la tensione ai capi del
condensatore ha andamento
a) lineare b) a onda quadra c) esponenziale d) a impulsi
Quesito A.3
La tensione a riposo su una linea di trasmissione senza perdite con impedenza caratteristica
Z pilotata
da un driver con resistenza di uscita Ro e terminazione Rt collegata a massa , dipende da:
a) Ro e Z b) Ro e Rt c) Rt e Z d) Ro, Rt e Z
Quesito A.4
Un A/D ad approssimazioni successive usa un D/A con forte nonlinearit differenziale (> 1 LSB).
Leffetto sulla
caratteristica dellA/D :
a) un errore di monotonicit b) un errore di offset
c) un errore di guadagno d) un errore di codice saltato (missing code)

Quesito A.5
Il rendimento (rapporto potenza uscita/potenza ingresso) di un regolatore serie lineare con ingresso Vi
e uscita Vo
approssimativamente
a) Vi/Vo b) 0,5 c) Vo/Vi d) Vo/(Vi+Vo)

Quesito A.6
Quanti Flip-Flop tipo JK occorrono per realizzare un divisore asincrono modulo 257?
a) 8 b) 9 c) 10 d) 11
Parte E-B Elettronica Quesito a risposta aperta B (4 punti max)
Un sistema di conversione A/D ha 4 canali di ingresso, su ciascuno dei quali presente un
segnale bipolare con valore efficace 300 mVeff e banda 05 MHz. Il convertitore A/D ha
dinamica di ingresso 1 V. E disponibile un S/H con tempo di acquisizione (Tacq) di 2ns.
a) Tracciare uno schema a blocchi del sistema di acquisizione ed elencare i principali
errori. Determinare il tempo di conversione dellA/D (Tconv) richiesto per campionare
ciascun segnale con cadenza pari a 5 volte quella minima.
b) Il convertitore deve operare su 8 bit; sono disponibili comparatori con Tcomp = 1,5ns.
Indicare i tipi di ADC utilizzabili, tracciare uno schema a blocchi (parziale) e valutare la
complessit di uno dei convertitori indicati.
c) Indicare le specifiche del filtro anti-aliasing per un errore di aliasing pari al massimo
a met dellerrore di quantizzazione.
d) Tracciare lo schema elettrico di un modulo S/H utilizzabile in questo sistema, e indicare
i componenti che nel circuito proposto influiscono sugli errori di offset e di guadagno.
Parte E-B Elettronica Esercizio C.1 (3 punti max)

Il circuito in figura un generatore di onda quadra, in cui il comparatore con isteresi


realizzato con un Amplificatore Operazionale. Loperazionale alimentato a + e 6V, e la
dinamica di uscita + - 5V.

a) Calcolare le soglie del comparatore per: R2 = 27 k, R3 = 100 k


b) Calcolare il periodo dellonda quadra generata, per C = 15 nF e R1 = 82 k
c) Modificare il circuito in modo da ottenere in uscita unonda quadra con duty cycle pari
a 0,2. Indicare i vincoli su eventuali nuovi componenti.
Parte E-C Elettronica Esercizio C.2- (3 punti max)
Un driver alimentato a 3,3 V pilota una connessione con Z = 60 , velocit di propagazione
U = 0,7 C, lunghezza 15 cm, aperta all'estremo remoto. I ricevitori sono circuiti CMOS con
Vil = 1V e Vih = 2,2 V; per il driver i parametri elettrici sono: Vol = 0.4V, Voh = 2,9V,
Ioh, Iol = 5mA. Tutte le domande si riferiscono alla transizione L-H.
a) Determinare l'ampiezza del primo gradino e il tempo di propagazione;
b) Determinare i tempi di trasmissione e lo skew per un ricevitore collocato a met della
linea e per uno collocato alla fine della linea.
c) Questa connessione viene usata su un bus parallelo con protocollo asincrono. I registri
del ricevitore hanno tempo di set-up Tsu = 5 ns e tempo di hold Th = 2 ns. Tracciare i
segnali STB, ACK e DATA alla sorgente e alla destinazione per un ciclo di scrittura, e
determinare la durata minima del ciclo (circuiti logici con ritardi nulli tra ingresso e
uscita).