FLIP-FLOP TIPO J-K

1. RESMEN:
El presente laboratorio tiene como finalidad ver como es el comportamiento de un
flip-flop tipo J-K , para los cuales se dise unos circuitos experimentales
empleando compuertas NAND y el integrado 74LS76N(activado por flanco de
bajada), de tal manera que cada pulso enviado , obtenamos respuestas en sus
salidas, que eran visualizadas en foquitos led . As tambin de emple un
generador de ondas cuadradas de frecuencia variable, visualizadas en un
osciloscopio.
2. OBJETIVOS:
Comportamiento de un flip-flop tipo J-K.
Diferenciar los flip-flop
J-K asincrnicos y sincrnicos.
Evaluar los circuitos implementados con un generador de onda cuadrada.
3. MARCO TEORICO:
El flip-flop tipo J-K, es de tipo sincrnico con dos lneas de entrada de datos (J y
K), una entrada de reloj(CLK), dos entradas asincrnicas(Preset y Clear) y dos
salidas complementarias(P y Q). Las entradas J y K se pueden manipular para
producir cualquier condicin de salida predecible.
Smbolo del flip-flop J-k:

El smbolo como bloque es:

Tabla de transicin s encuentra de la siguiente manera:

ondas

4. EQUIPO:
02 diodos led.

Diagrama de las siguientes

a las entradas J y K:

Resistencia de 330 y 470

Integrado 74LS76AP.

INTEGRADO 74LS00AO.

Generador de ondas cuadradas.

Osciloscopio digital.

5. DISEO EXPERIMENTAL:
Diseo del primer circuito:
fig. 01: Diseo de simulacin del integrado 74LS74 en proteus

fig. 02: Diseo implementacin del integrado 74LS74

Fig. 03: FLIP-FLOP J-K .Circuito equivalente.

Fig. 04: Diseo de simulacin en proteus empleando compuertas NAND.

Fig. 04: circuito

implementado usando compuertas NAND.

6. EXPERIMENTACION Y OBTENCION DE DATOS:

FLIP-FLOP J-K .operacin asincrnica:
Entradas PR y CLR activas en bajo:
PR
0
0
1
1

CLR
Q
Q
0
ND
ND
1
1
0
0
0
1
1
Qant
Qant
Tabla 01: entradas activadas en bajo

Entradas PR y CLR activas en alto:

PR
0
0
1
1

CLR
Q
Q
0
Qant
Qant
1
1
0
0
0
1
1
ND
ND
Tabla02: entradas activadas en alto.

FLIP-FLOP J-K .operacin sincrnica:

Disparos por flancos de bajada:
PR
0
0
1
1

CLR
CLK
Q
Q
0

Qant
Qant
1

0
1
0

1
10
1

Qant
Qant
Tabla 03: disparos por flanco de bajada.

Disparos por flanco de subida:

PR
0
0
1
1

CLR
0
1
0
1

CLK
Q
Q

Qant
Qant

1
0

0
1

ND
ND
Tabla 04: entradas activadas en alto.

7. ANALISIS DE RESULTADOS:
Para la tabla 01, vemos que cuando PR y CLR se les da 0v, entonces en las
salidas observamos que los valores obtenidos son ambiguos por tanto son estados
NO DEFINIDOS, puesto que no podemos asegurar con certeza si me genera o
bien 1v o 0v. Cuando el PR=0 y CLR=1, obtenemos en las salidas estados
definidos es decir Q=1 y Q= 0.Para el PR=1 y CLR=0, obteneos estados definidos
es decir Q=0 y Q= 1.Ahora cuando PR=1 y CLR estn habilitados es decir PR=1 y
CLR=1, vemos que en las salidas obtenemos los estados anteriores.
Para la tabla 02, vemos que cuando PR=0 y CLR=0, observamos que las salidas
obtenemos los estados anteriores. Cuando PR=0 y CLR=1, obtenemos en las
salidas Q=0 y Q=1.Para PR=1 y CLR=0, obtenemos en las salidas estados
definidos Q=1 y Q=0. Ahora cuando PR=1 y CLR=1, obtenemos en las salidas
estados NO DEFINIDOS.
Para la tabla 03, el flip flop realiza operacin sincrnica por disparo de flanco de
bajada (transicin de 1 a 0), entonces cuando CLK est activado por flanco de
bajada J y K son evaluados con los siguientes valores:
Para J=0 y K=0, las salidas nos arrojan los estados anteriores, cuando J=0 y K=1
obtenemos en sus salidas Q=0 y Q=1.para J=1 y K=0, obtenemos en las salidas
Q=1 y Q=0, ahora para J=1y K=1, obtenemos en las salidas los estados anteriores
pero negados, por tanto podemos observar que este funcionamiento los salidas si
tienen valores determinados.

Para la tabla 04, el flip flop realiza tambin operacin sincrnica pero por disparos
de flancos de subida, entonces cuando CLK est activado por flanco de subida J y
K son evaluados con los siguientes valores:
Para J=0 y K=0, las salidas nos arrojan sus estados anteriores, cuando J=0 y K=1,
vemos que en las salidas obtenemos Q=0 y Q=1. Para J=1 y K=0, obtenemos en
las salidas Q=1 y Q=0. Ahora cuando J=1 y K=1, obtenemos en las salidas los
estados anteriores pero negados.
8. CONCLUSIONES:
Se verific el comportamiento de un flip flop tipo J-K, verificando las salidas
obtenidas con respecto a las entradas realizadas.
Se pudo diferenciar los flip flop sncronos y asncronos.

Se evalu los circuitos implementados con un osciloscopio conectndolos

a un generador de onda cuadrada de frecuencia variable XFG1 conectando
su salida de seal de frecuencia al CLK de conexin de circuito con una
frecuencia de 1KHZ.