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UNIVERSIDAD NACIONAL DEL CALLAO

Facultad de Ingeniera Elctrica y Electrnica


Escuela Profesional de Ingeniera Electrnica

BIESTABLES ASINCRONOS Y SINCRONOS


I.

INTRODUCCIN

En el presente laboratorio, se desarrollar el anlisis funcional de los biestables


asncronos y sncronos, los cuales representan dispositivos fundamentales diseo de
registros, contadores, maquinas de estados, memorias y circuitos secuenciales.
II.

OBJETIVOS GENERALES

Implementar circuitos sncronos y asncronos, utilizando las compuertas lgicas.


La comprobacin y visualizacin de cada uno de los biestables, como el J-K, R-S
entre otros, usando puertas lgicas.
Aprender a utilizar los principios bsicos para el anlisis de circuitos digitales
secuenciales mediante simuladores para comprobar su buen funcionamiento.

III.

OBJETIVOS ESPECFICOS.

Implementar circuitos de tecnologa TTL analizando su funcionamiento y


construyendo sus tablas de verdad.
Implementar DIPSWITCHs como entradas lgicas y LEDs como salidas lgicas.
IV.

MARCO TERICO
ENTRADAS Y SALIDAS LOGICAS
El Dipswitch es un arreglo de interruptores integrados en una cpsula como
se muestra a continuacin junto con su smbolo elctrico.

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Las entradas lgicas manuales de un sistema digital se implementan por lo


general con un dip switch y configurado por una red PULL, UP o PULL DOWN
como se muestra en la siguiente figura.

Las salidas de estos circuitos son las (IN) entradas de las compuertas (los pines del
integrado) y como tambin se puede observar en la figura anterior la salida del integrado
(OUT) es la entrada del circuito LED.
BIESTABLE
Un Biestable es un multivibrador capaz de permanecer en uno de dos estados posibles
durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica es
ampliamente utilizada en electrnica digital para memorizar informacin. Dependiendo del
tipo de dichas entradas los biestables se dividen en:
Asncronos: Solo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: Adems de las entradas de control posee una entrada de reloj.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de
subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los
tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables
sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de
los latches (biestables asncronos o sincronizados por nivel).

V.

DESARROLLO

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1. Describir el concepto de Biestable Asncrono, analice su funcionamiento y


mencione los tipos de latches.
Un biestable es asncrono cuando cambia de estado, evoluciona a otro estado sin la
seal de reloj, por lo general estos biestables son llamados latches. El latch (cerrojo) es un
tipo de dispositivo de almacenamiento temporal de dos estados que se suele agrupar en
una categora diferente a la de los flip-flops. Bsicamente, los latches son similares a los
flip-flops, ya que ambos son tambin dispositivos que permanecen en su estado gracias a
su capacidad de realimentacin. Entre los tipos de latches que existen tenemos el R-S; el
D y el J-K con entrada de habilitacin.
2. Describir el concepto de Biestable sncrono, analice su funcionamiento y describa
los tipos de flip-flops convencionales.
Los flip-flops son dispositivos sncronos de dos estados, tambin conocidos como
multivibradores biestables. En este caso, el trmino sncrono significa que la salida cambia
de estado nicamente en un instante especfico de una entrada de disparo denominada
reloj (CLK), la cual recibe el nombre de entrada de control. Esto significa que los cambios
en la salida se producen sncronamente con la seal de reloj.
Entre los tipos de flip-flops convencionales son el R-S; el J-K y el D.
3. De los manuales tcnicos obtener los IC TTL y CMOS; que realizan la funcin de
latch y flip-flops, analice su tabla de verdad y funcionamiento.
Tabla N 1

TTL

CMOS

Flip-flop

Latch

Flip-flop

Latch

J-K

7476

J-K

4027

R-S

74279

R-S

74279

D 7474

74375

4013

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Funcionamiento
Biestable RS asncrono. Slo posee las entradas R y S. Se compone internamente de
dos puertas lgicas NAND o NOR, segn se muestra en la siguiente figura:

Biestable
RS
sncrono.
Adems
de
las
entradas R y S,
posee una entrada C
de sincronismo
cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura
se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su
esquema normalizado:

Su tabla de verdad es la siguiente:

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C
0
1
1
1
1

Tabla de verdad
RS
Q (NOR)
X X
Q
0 0
Q
0 1
1
1 0
0
1 1
N. D.

Biestable D

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida adquiere
el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del
modo de activacin de dicha entrada de sincronismo, existen dos tipos de biestables D:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo.
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:

Su tabla de verdad:
D

Qsiguiente

Biestable T. Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El


biestable T cambia de estado cada vez que la entrada de sincronismo o de reloj se dispara.
Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir
las entradas de control de un biestable JK, unin que se corresponde a la entrada T. La
ecuacin caracterstica del biestable T es:

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Su tabla de verdad:
T

Qsiguiente

0
0

0
1

0
1

Biestable JK. Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas
entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea
tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La
ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:


J

Qsiguiente

0
0
0
1

0
0
1
0

0
1
X
X

0
1
0
1

1
1

1
1

0
1

1
0

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Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la


salida en el prximo flanco de reloj y q el estado actual):
J

Biestable J-K activo por flanco

Biestables JK activo a) por flanco de subida y b) por flanco de bajada.


Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya
misin es la de permitir el cambio de estado del biestable cuando se produce un flanco de
subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop
Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a
nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de
estado. A este modo de funcionamiento se le denomina modo de basculacin.
4. Cul es la diferencia principal entre un Latch y el Flip Flop.
La diferencia principal entre un Latch y un flip flop est en el modo en que cambian de
estado. Mientras que un latch es activado por un nivel lgico para cambiar de estado, un
flip-flop lo hace en un instante especfico del reloj.
5. Analice el funcionamiento del Flip-Flop Maestro-Esclavo; investigar sus ventajas.
FLIP-FLOP MAESTRO-ESCLAVO
Un flip flop maestro-esclavo se construye con dos FF, uno sirve de maestro y otro de
esclavo. Durante la subida del pulso de reloj se habilita el maestro y se deshabilita el
esclavo. La informacin de entrada es transmitida hacia el FF maestro. Cuando el pulso
baja nuevamente a cero se deshabilita el maestro lo cual evita que lo afecten las entradas
externas y se habilita el esclavo. Entonces el esclavo pasa al el mismo estado del maestro.
El comportamiento del flip-flop maestro-esclavo que acaba de describirse hace que los
cambios de estado coincidan con la transicin del flanco negativo del pulso.

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Figura N 11
El flip-flop SR maestro-esclavo
Los flip-flops maestro-esclavo han sido ampliamente utilizados hasta la aparicin de
los disparados por flanco, que poco a poco los van sustituyendo. La razn fundamental es
que funcionan de forma idntica y los disparados por flanco necesitan menos puertas
lgicas.
La construccin de un flip-flop maestro-esclavo SR se realiza a partir de dos cerrojos SR
con entrada de habilitacin conectados en cascada, de forma que la seal de reloj entra al
cerrojo maestro y la seal de reloj complementada entra al esclavo.
Slo el cerrojo maestro est habilitado cuando el reloj es 1. Durante todo ese intervalo de
tiempo, sus salidas irn acorde con sus entradas. Si se produce una variacin, la salida
actuar en consecuencia. Cuando llega el flanco negativo de reloj, se habilita el cerrojo
esclavo (y se deshabilita el maestro), que toma la salida del maestro (que ya no pueden
variar porque se encuentra deshabilitado). Por tanto, en un tiempo igual al tiempo de
propagacin del cerrojo esclavo, justamente despus del flanco negativo de reloj, la salida
del cerrojo esclavo acta en consecuencia.
El flip-flop JK maestro-esclavo
Construiremos un flip-flop JK a partir de un SR (esta vez en su versin maestroesclavo), realimentando las salidas hacia la entrada tal y como se muestra en la figura, que
tambin muestra el smbolo lgico asociado.

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Tabla de verdad

K CLK

Qn

Qn+1
Q n

Q n

Qn

Qn+1

0
0

0 1

1 0

1 1

6. Describir las caractersticas de disparo de Flip Flops por pulso y por flanco.
Los FF disparado por flanco cambian de estado con el flanco positivo o con el
flanco negativo del impulso de reloj y es sensible a sus entradas solo en esta transicin de
reloj. Los FF disparados por pulsos cambian de estado en su salida nicamente con las
entradas preset (PRE) y clear (CLR) independientemente de la entrada de reloj, poniendo
a set el FF cuando est en preset y a reset cuando est en clear.
7. Utilizando Flip Flop J-K, desarrollar los circuitos para convertir a:
a) Flip Flop R-S.
b) Flip Flop D.
c) Flip Flop T.

Tabla de verdad del J-K


J K CL
Qn+1 Qn+1
K

Tabla de transicin de

0 1

1 0

1 1

Qn

Q n

Q n

Qn

estados

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Qn

Qn+1 J

a) DE JK A RS

Tabla de verdad del FF R-S


S
R
CLK
Qn
Qn+1
0
0

Qn
Q n
0

Ahora tomamos como variables a S, R, Qn ,


S
0
0
0
0
1
1
1
1

R
0
0
1
1
0
0
1
1

Qn+1

Qn

Qn+1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
X
X

J
0
X
0
X
1
X
X
X

K
X
0
X
1
X
0
1
0

Usando el mapa de Karnaugh y tomando como salidas a J Y K de la tabla obtenemos:


Con estas relaciones adaptamos el flip-flop R-S partiendo de un flip-flop J-K.
b) DE JK A D

Tabla de verdad del FF D


D

CLK

Qn+1

0
1

0
1

Ahora relacionamos el comportamiento de de los FF

10

1
0

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Qn

0
0
1
1

0
1
0
1

Qn+
1
0
0
1
1

0
X
1
X

X
1
X
0

Haciendo un Karnaugh para relacionar ambos flip-flop:

y K =R S
J =S R
C)

DE JK A T

Tabla de verdad del FF T


T

CLK

Qn+1

Qn

Qn

Ahora relacionamos el comportamiento de de los FF y armamos la siguiente tabla:


T
0
0
1
1

Qn
0
1
0
1

Qn+1
0
1
1
0

J
0
X
1
X

Haciendo mapa de Karnaugh para relacionar ambos FF:

J =T , K =T

11

K
X
0
X
1

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