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INTRODUCCIN
OBJETIVOS GENERALES
III.
OBJETIVOS ESPECFICOS.
MARCO TERICO
ENTRADAS Y SALIDAS LOGICAS
El Dipswitch es un arreglo de interruptores integrados en una cpsula como
se muestra a continuacin junto con su smbolo elctrico.
Las salidas de estos circuitos son las (IN) entradas de las compuertas (los pines del
integrado) y como tambin se puede observar en la figura anterior la salida del integrado
(OUT) es la entrada del circuito LED.
BIESTABLE
Un Biestable es un multivibrador capaz de permanecer en uno de dos estados posibles
durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica es
ampliamente utilizada en electrnica digital para memorizar informacin. Dependiendo del
tipo de dichas entradas los biestables se dividen en:
Asncronos: Solo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: Adems de las entradas de control posee una entrada de reloj.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de
subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los
tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables
sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de
los latches (biestables asncronos o sincronizados por nivel).
V.
DESARROLLO
TTL
CMOS
Flip-flop
Latch
Flip-flop
Latch
J-K
7476
J-K
4027
R-S
74279
R-S
74279
D 7474
74375
4013
Funcionamiento
Biestable RS asncrono. Slo posee las entradas R y S. Se compone internamente de
dos puertas lgicas NAND o NOR, segn se muestra en la siguiente figura:
Biestable
RS
sncrono.
Adems
de
las
entradas R y S,
posee una entrada C
de sincronismo
cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura
se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su
esquema normalizado:
C
0
1
1
1
1
Tabla de verdad
RS
Q (NOR)
X X
Q
0 0
Q
0 1
1
1 0
0
1 1
N. D.
Biestable D
Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida adquiere
el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del
modo de activacin de dicha entrada de sincronismo, existen dos tipos de biestables D:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo.
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:
Su tabla de verdad:
D
Qsiguiente
Su tabla de verdad:
T
Qsiguiente
0
0
0
1
0
1
Biestable JK. Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas
entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea
tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La
ecuacin caracterstica del biestable JK que describe su comportamiento es:
Qsiguiente
0
0
0
1
0
0
1
0
0
1
X
X
0
1
0
1
1
1
1
1
0
1
1
0
Figura N 11
El flip-flop SR maestro-esclavo
Los flip-flops maestro-esclavo han sido ampliamente utilizados hasta la aparicin de
los disparados por flanco, que poco a poco los van sustituyendo. La razn fundamental es
que funcionan de forma idntica y los disparados por flanco necesitan menos puertas
lgicas.
La construccin de un flip-flop maestro-esclavo SR se realiza a partir de dos cerrojos SR
con entrada de habilitacin conectados en cascada, de forma que la seal de reloj entra al
cerrojo maestro y la seal de reloj complementada entra al esclavo.
Slo el cerrojo maestro est habilitado cuando el reloj es 1. Durante todo ese intervalo de
tiempo, sus salidas irn acorde con sus entradas. Si se produce una variacin, la salida
actuar en consecuencia. Cuando llega el flanco negativo de reloj, se habilita el cerrojo
esclavo (y se deshabilita el maestro), que toma la salida del maestro (que ya no pueden
variar porque se encuentra deshabilitado). Por tanto, en un tiempo igual al tiempo de
propagacin del cerrojo esclavo, justamente despus del flanco negativo de reloj, la salida
del cerrojo esclavo acta en consecuencia.
El flip-flop JK maestro-esclavo
Construiremos un flip-flop JK a partir de un SR (esta vez en su versin maestroesclavo), realimentando las salidas hacia la entrada tal y como se muestra en la figura, que
tambin muestra el smbolo lgico asociado.
K CLK
Qn
Qn+1
Q n
Q n
Qn
Qn+1
0
0
0 1
1 0
1 1
6. Describir las caractersticas de disparo de Flip Flops por pulso y por flanco.
Los FF disparado por flanco cambian de estado con el flanco positivo o con el
flanco negativo del impulso de reloj y es sensible a sus entradas solo en esta transicin de
reloj. Los FF disparados por pulsos cambian de estado en su salida nicamente con las
entradas preset (PRE) y clear (CLR) independientemente de la entrada de reloj, poniendo
a set el FF cuando est en preset y a reset cuando est en clear.
7. Utilizando Flip Flop J-K, desarrollar los circuitos para convertir a:
a) Flip Flop R-S.
b) Flip Flop D.
c) Flip Flop T.
Tabla de transicin de
0 1
1 0
1 1
Qn
Q n
Q n
Qn
estados
Qn
Qn+1 J
a) DE JK A RS
Qn
Q n
0
R
0
0
1
1
0
0
1
1
Qn+1
Qn
Qn+1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
X
X
J
0
X
0
X
1
X
X
X
K
X
0
X
1
X
0
1
0
CLK
Qn+1
0
1
0
1
10
1
0
Qn
0
0
1
1
0
1
0
1
Qn+
1
0
0
1
1
0
X
1
X
X
1
X
0
y K =R S
J =S R
C)
DE JK A T
CLK
Qn+1
Qn
Qn
Qn
0
1
0
1
Qn+1
0
1
1
0
J
0
X
1
X
J =T , K =T
11
K
X
0
X
1