Tecnologias para La Integracion de Circuitos y Dispositivos Logicos Programables

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD
ESCUELA DE CIENCIAS BSICAS, TECNOLOGA E INGENIERA

CONTENIDO DIDCTICO DEL CUSO: 299008 MICROELECTRNICA
TECNOLOGAS PARA LA INTEGRACIN DE CIRCUITOS
INTRODUCCIN
El Incremento de popularidad y de utilizacin de los dispositivos lgicos
programables o PLDs est siguiendo un proceso solamente comparable al que
hace algunos aos acompa a los microprocesadores. Los PLDs se utilizan en
casi todos los nuevos equipos electrnicos de control, industriales, de consumo,
de oficina, de comunicaciones, etc.
Desde finales de la dcada de los sesenta, los equipos electrnicos digitales se
han construido utilizando circuitos integrados de funcin lgica fija, realizados
en pequea o mediana escala de integracin. Para las realizaciones muy
complejas que exigiran un nmero elevado de circuitos integrados (CI) de
funcin fija, se utilizan circuitos diseados a medida que slo sirven para una
aplicacin. Son los llamados CI especficos a una aplicacin o ASIC (Application
Specific Integrated Circuit). Por regla general, los ASICs los producen los
fabricantes de CI con las especificaciones proporcionadas por el usuario.
Los equipos realizados con ASICs ocupan menos espacio, son ms fiables,
consumen menos energa y en grandes series resultan ms baratos que los
equipos equivalentes realizados con IC de funcin fija. Por otro lado, estos
circuitos son muy difciles de copiar.
Diferentes modalidades de ASICs son; los Circuitos a Medida (Full Custom), las
Matrices de Puertas (Gate Arrays), las Clulas Normalizadas (Standard Cell) y
los FPICs (Field Programmable Integrated Circuits); estos ltimos son circuitos
programables por el usuario final.
CIRCUITOS INTEGRADOS A MEDIDA (ASIC) DISPOSITIVOS LOGICOS

PROGRAMABLES (PLD)
Qu es la lgica programable?
La lgica programable, como el nombre implica, es una familia de componentes
que contienen conjuntos de elementos lgicos (AND, OR, NOT, LATCH, FLIP-

FLOP) que pueden configurarse en cualquier funcin lgica que el usuario

desee y que el componente soporte. Hay varias clases de dispositivos lgicos
programables: ASICs, FPGAs, PLAs, PROMs, PALs, GALs, y PLDs complejos.
ASIC
ASIC significa Circuitos Integrados de Aplicacin Especfica y son dispositivos
definibles por el usuario. Los ASICs, al contrario que otros dispositivos, pueden
contener funciones analgicas, digitales, y combinaciones de ambas. En
general, son programables mediante mscara y no programables por el usuario.
Esto significa que los fabricantes configurarn el dispositivo segn las
especificaciones del usuario. Se usan para combinar una gran cantidad de
funciones lgicas en un dispositivo. Sin embargo, estos dispositivos tienen un
costo inicial alto, por lo tanto se usan principalmente cuando es necesaria una
gran cantidad.
DISPOSITIVOS LGICOS PROGRAMABLES
Un dispositivo lgico programable, o PLD (Programmable Logic Device), es un
dispositivo cuyas caractersticas pueden ser modificadas y almacenadas
mediante programacin. El principio de sntesis de cualquier dispositivo lgico
programable se fundamenta en el hecho de que cualquier funcin booleana
puede ser expresada como una suma de productos. El dispositivo programable
ms simple es el PAL (Programmable Array Logic). El circuito interno de un PAL
consiste en un arreglo, o matriz, de compuertas AND y un arreglo de
compuertas OR. El arreglo AND es programable mientras que el OR
generalmente es fijo. Mediante una matriz de conexiones se seleccionan cuales
entradas sern conectadas al arreglo AND, cuyas salidas son conectadas al
arreglo OR y de esta manera obtener una funcin lgica en forma de suma de
productos. Una matriz de conexiones es una red de conductores distribuidos en
filas y columnas con un fusible en cada punto de interseccin.
La mayora de los PLDs estn formados por una matriz de conexiones, una
matriz de compuertas AND, y una matriz de compuertas OR y algunos, adems,
con registros. Con estos recursos se implementan las funciones lgicas
deseadas mediante un software especial y un programador. Las matrices
pueden ser fijas o programables. El tipo ms sencillo de matriz programable,
que data de los aos 60, era una matriz de diodos con un fusible en cada punto
de interseccin de la misma. En la figura 3.1 se muestran los circuitos bsicos
para
la
mayora
de
los
PLDs.

Figura 3.1. Estructuras bsicas de un PLD

Matriz Genrica Programable
Una Matriz Genrica Programable (GAL, Generic Array Logic) es una
denominacin que utilizaba originalmente Lattice Semiconductor y que ms tarde
se licenci a otros fabricantes. Un GAL en su forma bsica es un PLD con una
matriz AND reprogramable, una matriz OR fija y una lgica de salida programable
mediante una macrocelda. Esta estructura permite implementar cualquier funcin
lgica como suma de productos con un nmero de trminos definido.
En los PLDs no reprogramables la sntesis de las ecuaciones lgicas se realiza
mediante quema de fusibles en cada punto de interseccin de los pines de
entrada con las compuertas.
En el caso de un GAL es bsicamente la misma idea pero en vez de estar
formada por una red de conductores ordenados en filas y columnas en las que en
cada punto de interseccin hay un fusible, el fusible se reemplaza por una celda
CMOS elctricamente borrable (EECMOS). Mediante la programacin se activa o
desactiva cada celda EECMOS y se puede aplicar cualquier combinacin de
variables de entrada, o sus complementos, a una compuerta AND para generar
cualquier operacin producto que se desee. Una celda activada conecta su
correspondiente interseccin de fila y columna, y una celda desactivada
desconecta la interseccin. Las celdas se pueden borrar y reprogramar
elctricamente. A continuacin se muestran la estructura tpica de un GAL y la
macrocelda
de
salida
del
GAL22V10.

Figura 3.2. Macrocelda de un GAL22V10
Figura 3.3. Estructura tpica de un GAL

Clases de Dispositivos Lgicos Programables
Circuitos integrados a medida.
Los Circuitos Integrados a Medida (Full Custom), se disean a peticin de un
cliente para que resuelvan una determinada aplicacin. Conllevan un alto coste
de desarrollo y su empleo slo se justifica para volmenes de produccin muy
elevados. El tiempo necesario para la construccin de un IC a medida es
considerable ya que puede oscilar de unos meses a unos aos.

Matrices de puertas.
Las Matrices de puertas (Gate Arrays) son pequeos trozos de silicio pendientes
de algn proceso de metalizacin que defina las conexiones entre un importante
nmero de puertas o transistores que poseen en su interior. Las matrices de
puertas proporcionan densidades superiores a las 100.000 puertas, con un
aprovechamiento del 80 al 90 por 100 para los dispositivos pequeos y del 40 por
100 para los grandes.
Los fabricantes de silicio ponen a disposicin de sus potenciales clientes
abundante documentacin sobre estos Gate Arrays, con una serie de macros que
pueden utilizar de forma inmediata y otras que pueden construirse ellos mismos.
Los macros son agrupaciones de un nmero de clulas bsicas que realizan
funciones comunes como; sumadores; puertas NOT, AND, NAND, NOR XOR,
etc.; latches y flip-flops S-R, J-K, D; buffer; osciladores; registros,
decodificadores, multiplexores, etc.
Junto a esta documentacin, los fabricantes aportan un software que contabiliza
el nmero de clulas bsicas utilizadas por todas las macros, sugiere el Gate
Array adecuado para la aplicacin, calcula la potencia disipada por el Gate Array
que alojar el diseo del cliente, proporciona informacin sobre los tiempos de
propagacin de las seales y permite verificar el funcionamiento del circuito.
Una vez superadas todas las etapas previas, el cliente enva la documentacin
generada al fabricante para que ste ultime los procesos de metalizacin y
fabrique un primer prototipo. El diseo con Gate Arrays puede durar semanas o
meses. Requiere un volumen alto de circuitos para justificar sus costes.
Clulas normalizadas.
Las clulas normalizadas (Standard Cell) son, en cierta forma, similares a las
matrices de puertas. Su principal ventaja sobre ellas es que en lugar de trabajar
con simples puertas o transistores, se dispone de colecciones de diferentes
partes de circuitos que han sido depurados (puertas lgicas, circuitos MSI, RAM
estticas, ficheros de registro, etctera). El usuario tiene que ensamblar estos
circuitos, verificarlos y finalmente enviar documentacin al fabricante de silicio
para el desarrollo del primer prototipo. A pesar del concepto de clula
normalizada, los perodos y los costes de desarrollo son superiores a los de las
matrices
de
puertas.

En las matrices de puertas slo hay que realizar la mscara final que define las
conexiones entre las puertas, mientras que en las clulas normalizadas, hay que
realizar mscaras para todos los procesos de produccin de los IC. Una vez ms,
el volumen de fabricacin deber ser los suficientemente alto como para
amortizar la inversin econmica realizada en el desarrollo.
FPICs.
Los FPICs (Field Programmable Integrated Circuits): son chips programables por
el usuario mediante programadores comerciales. El trmino FPIC tambin incluye
a los CI no destinados a las aplicaciones lgicas. Son las memorias, los
microcontroladores, los PLD (Programmable Logic Device), las FPGA (Field
Programmable Gate Array) y los ASPLD (Aplication Specific Programmable Logic
Devices).
Los FPIC ofrecen soluciones de bajo coste, de tiempo de desarrollo corto y con
menor riesgo que los circuitos a medida, las matrices de puertas y las clulas
normalizadas.
PLDs.
Los PLDs (Programmable Logic Devices) son pequeas ASICs configurables por
el usuario capaces de realizar una determinada funcin lgica. La mayora de los
PLD consisten en una matriz de puertas AND seguida de otra matriz de puertas
OR. Mediante esta estructura, puede realizarse cualquier funcin como suma de
trminos productos.
Aunque las memorias PROM, EPROM y EEPROM son PLDs, muchas veces se
las excluye de esta denominacin debido a que su contenido se define utilizando
elementos de desarrollo propios de microprocesadores, tales como;
ensambladores, emuladores y lenguajes de programacin de alto nivel. Otras
veces, cuando estas memorias se usan para realizar una funcin lgica y no para
guardar un programa de un microprocesador, se las incluye dentro del trmino
PLD.
ASPLDs.
Los ASPLDs (Application Specific Programmable Logic Devices) son PLDs
diseados para realizar funciones especficas como, decodificadores de alta
velocidad, secuenciadores, interfaces para buses particulares, perifricos
programables para microprocesadores, etc.
Partes del ASPLD son programables permitiendo la adaptacin del circuito a una
aplicacin determinada, pero manteniendo su funcin bsica; as, por ejemplo, un
decodificador lo personaliza el usuario, pero sigue siendo un decodificador. Estos

circuitos estn muy optimizados para la funcin para la que han sido diseados.
Los decodificadores slo tienen un trmino producto, carecen de puertas OR y
resultan por consiguiente muy rpidos; por otro lado, los circuitos de interface
para buses normalmente tienen un Fan-Out elevado.
FPGAs.
Las FPGAs (Field Programmable Gate Arrays) contienen bloques lgicos
relativamente independientes entre s, con una complejidad similar a un PLD de
tamao medio. Estos bloques lgicos pueden interconectarse, mediante
conexiones programables, para formar circuitos mayores. Existen FPGAs que
utilizan pocos bloques grandes (Pluslogic, Altera y AMD) y otras que utilizan
muchos bloques pequeos (Xilinx, AT&T, Plessey, Actel).
A diferencia de los PLDs, no utilizan arquitectura de matriz de puertas AND
seguida de la matriz de puertas OR y necesitan un proceso adicional de ruteado
del que se encarga un software especializado.
La primera FPGA la introdujo Xilinx en el ao 1985. La programacin de las
FPGAs de Xilinx basadas en RAM esttica es diferente a la programacin de los
PLDs. Cada vez que se aplica la tensin de alimentacin, se reprograma con la
informacin que lee desde una PROM de configuracin externa a la FPGA. Una
FPGA basada en SRAM (RAM esttica) admite un nmero ilimitado de
reprogramaciones sin necesidad de borrados previos.
En general la complejidad de una FPGA es muy superior a la de un PLD. Los
PLD tienen entre 100 y 2000 puertas, las FPGAs tienen desde 1200 a 20.000
puertas y la tendencia es hacia un rpido incremento en la densidad de puertas.
El nmero de flip-flops de las FPGA generalmente supera al de los PLD. Sin
embargo, la capacidad de la FPGA para realizar lgica con las entradas suele ser
inferior a la de los PLD. Por ello: "los diseos que precisan lgica realizada con
muchas patillas de entrada y con pocos flip-flops, pueden realizarse fcilmente en
unos pocos PLDs, mientras que en los diseos en los que intervienen muchos
registros y no se necesita generar combinaciones con un elevado nmero de
entradas,
las
FPGAs
pueden
ser
la
solucin
ptima".

ARQUITECTURAS DE LOS DISPOSITIVOS LGICOS PROGRAMABLES

(PLDS).
Existen en la actualidad infinidad de arquitecturas diferentes de PLDs y su
nmero se incrementa da a da. Aunque resulta casi imposible hacer una
referencia completa de todos los tipos de PLDs en el mercado, en este trabajo
slo se presentarn algunas de las ms comunes y una amplia lista de las
distintas PLDs que podemos encontrar en el mercado.
Ya que generalmente los PLDs disponen de muchas entradas y resultara muy
complicado mostrarlas en un dibujo, se utiliza una representacin simplificada,
segn la cual, para las puertas AND slo se dibuja una lnea de entrada llamada
lnea producto. Esta lnea se cruza con dos lneas por cada entrada (entrada
directa
y entrada invertida), pudiendo existir un fusible en cada interseccin. Aunque slo
se dibuja una lnea de entrada por cada puerta AND, en realidad esta puerta
tiene tantas entradas como intersecciones de la lnea producto. Si en una
interseccin hay una X, significa que el fusible est intacto; s no hay una X, el
fusible esta fundido y no existe la conexin. En ocasiones, las puertas OR
tambin se dibujan con una sola entrada.
En el diagrama simplificado de la figura 3.4 aparece una matriz de puertas AND
de seis entradas, cuyas salidas estn conectadas a una puerta OR. La
interseccin de las lneas producto con las lneas de entrada forman una matriz
de puertas AND programable de 6x3 fusibles. El circuito est programado para
realizar la funcin OR exclusiva entre las entradas A y B-. La puerta AND
inferior est marcada con una X. Significa que todos sus fusibles estn intactos y
que su salida es 0. Cuando se funden todos los fusibles de una lnea producto, la
salida de la puerta AND asociada es 1.
Figura 3.4. Representacin simplificada de una funcin

PAL (Programmable Array Logic). Tambin llamados PLAs, son un tipo de

PLDs en las que se pueden programar las uniones en la matriz de puertas AND,
siendo fijas las uniones en la matriz de puertas OR (Figura 3.5). Los dispositivos
con arquitectura PAL son los ms populares y los ms utilizados, razn sta por
la que dedicamos el siguiente captulo, para analizarlos ms a fondo.
Figura 3.5.Estructura de una PAL

FPLA (Field Programmable Logic Array). Es un PLD en el que se pueden
programar las uniones en ambas matrices (Figura 3.6). Son los dispositivos ms
flexibles, pero resultan penalizados en tamao y en velocidad debido a los
transistores adicionales en la matriz de puertas OR. Se utilizan
fundamentalmente para construir mquinas de estados. Para otras aplicaciones,
las PAL resultan ms efectivas. Las PAL y las FPLA son sistemas
combinacionales incompletos porque teniendo n entradas, disponen de menos de
2n trminos producto.

Figura 3.6.Estructura de una FPLA

PROM (Programmable Read Only Memory). Es un PLD en el que las uniones
en la matriz de puertas AND es fija, siendo programables las uniones en la matriz
de puertas OR (vase Figura 3.7). Una PROM es un sistema combinacional
completo que permite realizar cualquier funcin lgica con las n variables de
entrada, ya que dispone de 2n trminos productos. Estn muy bien adaptadas
para aplicaciones tales como: tablas, generadores de caracteres, convertidores
de cdigos, etc. Generalmente las PROM tienen menos entradas que las PAL y
FPLA. Se pueden encontrar PROM con capacidades potencia de 2, que van
desde las 32 hasta las 8192 palabras de 4, 8 o 16 bit de ancho.

Figura 3.7.Estructura de una PROM

DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS (CPLD Y

FPGA)
CPLD
Un CPLD (Complex Programmable Logic Device) extiende el concepto de un PLD
a un mayor nivel de integracin ya que permite implementar sistemas con un
mejor desempeo porque utilizan menor espacio, mejoran la confiabilidad en el
circuito, y reducen costos. Un CPLD se forma con mltiples bloques lgicos, cada
uno similar a un PLD. Los bloques lgicos se comunican entre s utilizando una
matriz programable de interconexiones lo cual hace ms eficiente el uso del
silicio, conduciendo a un mejor desempeo y un menor costo. A continuacin se
explican brevemente las principales caractersticas de la arquitectura de un
CPLD.
Figura 3.8. Arquitectura Bsica de un CPLD

Matriz de Interconexiones Programables

La matriz de interconexiones programables (PIM) permite unir los pines de
entrada/salida a las entradas del bloque lgico, o las salidas del bloque lgico a
las entradas de otro bloque lgico o inclusive a las entradas del mismo. La
mayora de los CPLDs usan una de dos configuraciones para esta matriz:
interconexin mediante arreglo o interconexin mediante multiplexores.
El primero se basa en una matriz de filas y columnas con una celda programable
de conexin en cada interseccin. Al igual que en el GAL esta celda puede ser
activada para conectar/desconectar la correspondiente fila y columna. Esta
configuracin permite una total interconexin entre las entradas y salidas del
dispositivo o bloques lgicos. Sin embargo, estas ventajas provocan que
disminuya el desempeo del dispositivo adems de aumentar el consumo de
energa y el tamao del componente.
En la interconexin mediante multiplexores, existe un multiplexor por cada
entrada al bloque lgico. Las vas de interconexin programables son conectadas
a las entradas de un nmero de multiplexores por cada bloque lgico. Las lneas
de seleccin de estos multiplexores son programadas para permitir que sea
seleccionada nicamente una va de la matriz de interconexin por cada
multiplexor la cual se propagara a hacia el bloque lgico. Cabe mencionar que no
todas las vas son conectadas a las entradas de casa multiplexor. La rutabilidad
se incrementa usando multiplexores de mayor tamao, permitiendo que cualquier
combinacin de seales de la matriz de interconexin pueda ser enlazada hacia
cualquier bloque lgico. Sin embargo, el uso de grandes multiplexores
incrementa el tamao de dispositivo y reduce su desempeo.
Bloques Lgicos
Un bloque lgico es similar a un PLD, cada uno pose un arreglo de compuertas
AND y OR en forma de suma de productos, una configuracin para la distribucin
de estas sumas de productos, y macroceldas. El tamao del bloque lgico es una
medida de la capacidad del CPLD, ya que de esto depende el tamao de la
funcin booleana que pueda ser implementada dentro del bloque. Los bloques
lgicos
usualmente
tienen
de
4
a
20
macroceldas.

Figura 3.9. Estructura de un Bloque Lgico en dispositivos de las familias

MAX340 y MAX5000
Distribucin de Productos
Existen pequeas diferencias en cuanto a las matrices de productos, esto
depender del CPLD y del fabricante. Obviamente el tamao de las sumas sigue
siendo el factor ms importante para la implementacin de funciones booleanas.
Cada fabricante distribuye los productos de diferente forma. La familia MAX de
CPLDs fue desarrollada por Cypress Semiconductor junto con Altera Corporation,
siendo los primeros en sacar al mercado unan familia de CPLDs. Altera la llam
MAX5000 y Cypress por su parte la clasific como MAX340. En un dispositivo
como el 22V10 tenemos que la suma de productos es fija por cada macrocelda 8, 10, 12, 14 o 16 -, en la familia MAX se colocan 4 productos por macrocelda los
cuales pueden ser compartidos con otras macroceldas. Cuando un producto
puede ser nicamente utilizado por una macrocelda se le conoce como termino producto dirigido, y cuando estos pueden ser utilizados por otras macroceldas se
le llama termino - producto compartido. Mediante estos productos compartidos se
mejora la utilizacin del dispositivo, sin embargo, esto produce un retardo
adicional al tener que retroalimentar un producto hacia otra macrocelda y con

esto disminuye la velocidad de trabajo del circuito. La forma en que son

distribuidos los productos
repercute en la flexibilidad que proporciona el dispositivo para el diseador.
Adems, que estos esquemas proporcionan tambin flexibilidad para los
algoritmos del programa de sntesis que es el que finalmente selecciona la mejor
forma en que deben ser distribuidas las funciones.
Figura 3.10. Distribucin de Productos en dispositivos de

las familias MAX340 y MAX5000
Macroceldas
Las macroceldas de un CPLD son similares a las de un PLD. Estas tambin
estn provistas con registros, control de polaridad, y buffers para salidas en alta
impedancia. Por lo general un CPLD tiene macroceldas de entrada/salida,
macroceldas de entrada y macroceldas internas u ocultas (buried macrocells), en
tanto que un 22V10 tiene solamente macroceldas de entrada/salida. Una
macrocelda interna es similar a una macrocelda de entrada/salida, slo que esta
no puede ser conectada directamente a un pin de salida. La salida de una
macrocelda interna va directamente a la matriz de interconexin programable. A
continuacin se muestra la estructura bsica de las macroceldas de
entrada/salida y macroceldas ocultas para dispositivos de la familia FLASH 370
de
Cypress
Semiconductors.

Figura 3.11. Macroceldas de entrada/salida y macroceldas ocultas en

dispositivos de la familia FLASH 370
Las macroceldas de entrada, como la que se muestra en la figura 3.11, son
utilizadas para proporcionar entradas adicionales para las funciones booleanas.
En el diagrama se muestra la macrocelda de entrada de la familia FLASH 370.
En general las macroceldas de entrada incrementan la eficiencia del dispositivo al
ofrecer algunos registros adicionales con los que se pueden almacenar el valor
del pin de entrada, lo cual puede ser til al momento de obtener las funciones
booleanas.

Figura 3.12. Macrocelda de entrada en dispositivos de la familia FLASH 370

Celda de entrada/salida
En la figura 3.12se puede apreciar una celda de entrada/salida, que bien podra
considerarse parte del bloque lgico, pero no necesariamente tienen que estar a
la salida de un bloque lgico. La funcin de una celda de entrada/salida es
permitir el paso de una seal hacia dentro o hacia el exterior del dispositivo.
Dependiendo del fabricante y de la arquitectura del CPLD estas celdas son
pueden ser consideradas o no consideradas parte del bloque lgico.
FPGA
La arquitectura de un FPGA (Field Programmable Gate Array) consiste en
arreglos de varias celdas lgicas las cuales se comunican unas con otras
mediante canales de conexin verticales y horizontales como se muestra en la
siguiente
figura.

Figura 3.13. Arquitectura bsica de un FPGA

Cada celda lgica es similar a los bloques lgicos de un CPLD. La estructura de
las celdas lgicas y las formas en que estas pueden ser interconectadas, tanto
salidas como entradas de la celda, varan de acuerdo al fabricante. En general
una celda lgica tiene menos funcionalidad que la combinacin de sumas de
productos y macroceldas de un CPLD, pero como cada FPGA tienen una gran
cantidad de celdas lgicas es posible implementar grandes funciones utilizando
varias celdas lgicas en cascada.
Adems de las celdas lgicas tambin es importante la tecnologa utilizada para
crear las conexiones entre los canales, las ms importantes son las siguientes.
Antifuse
Al igual que la tecnologa PROM son programables una sola vez y utilizan algo
similar a un fusible para realizar las conexiones, una vez que es programado ste
ya no se puede recuperar. Al contrario que un fusible normal, estos anti - fusibles
cuando son programados producen una conexin entre ellos por lo que
normalmente se encuentran abiertos. La desventaja es que no son reutilizables
pero por el contrario disminuyen considerablemente el tamao y costo de los
dispositivos.
SRAM
Celdas SRAM son implementadas como generadores de funciones para simular
lgica combinacional y, adems, son usadas para controlar multiplexores e
interconectar las celdas lgicas entre si (similar a un CPLD).
Celdas Lgicas
La estructura de las celdas lgicas se ve fuertemente influida por la tecnologa
utilizada para fabricar el FPGA. Un FPGA que tiene una gran cantidad de canales
de interconexin tiende a tener pequeas celdas lgicas con muchas entradas y
salidas en comparacin con el nmero de compuertas que tiene la celda, este
tipo de FPGAs generalmente utilizan tecnologa Antifuse.
Un FPGA que tiene una estructura pequea en canales de interconexin tiende a
tener grandes celdas lgicas con pocas entradas y salidas en comparacin con el
nmero de compuertas que hay en la celda. Este tipo de FPGA generalmente
est
hecho
con
tecnologa
SRAM.

Una arquitectura con celdas lgicas pequeas nos permite utilizar totalmente los
recursos del dispositivo. Sin embargo, si las celdas lgicas son demasiado
pequeas entonces sucede que tendremos que utilizar un gran nmero de estas
en cascada para poder implementar funciones booleanas grandes, lo cual afecta
porque cada celda lgica en cascada agrega un tiempo de retardo en la funcin
implementada.
Cuando el tamao de la celda lgica es grande sucede lo contrario. En este tipo
de celdas lgicas es posible utilizar un gran nmero de compuertas por lo que
podemos implementar funciones booleanas de varios trminos con pocas celdas
lgicas. El que el tamao de la celda sea grande no afecta la frecuencia mxima
de trabajo porque estamos hablando de que existe un gran nmero de
compuertas que pueden ser usadas en la funcin al mismo tiempo, siendo el
mismo tiempo de retardo para todas. En cambio cuando la celda lgica tiene
pocas compuertas es necesario utilizar las compuertas de otra celda para poder
implementar la misma funcin y se acumula el tiempo de retardo de las
compuertas de la otra celda. Sin embargo, cuando las funciones son pequeas
en comparacin con el tamao de la celda no es necesario utilizar todas las
compuertas de la celda, por lo que este tipo de celdas no son precisamente las
ms indicadas para desempear pequeas funciones.
La tecnologa SRAM y Antifuse son comnmente utilizadas por la mayora de los
fabricantes. La tecnologa SRAM es utilizada por Altera, Lucent Technologies,
Atmel, Xilinx y otros. La tecnologa ANTIFUSE es utilizada por Cypress, Actel,
QuickLogic, y Xilinx.
A continuacin se muestran varias celdas lgicas con diferentes nombres de
acuerdo
al
fabricante.

Figura 3.14. Bloque Lgico Configurable de la familia XC4000 de Xilinx, Inc.
Figura 3.15. Modulo Lgico de la familia ACT3 de Actel Corporation

Figura 3.16. Elemento Lgico de la familia APEX20K de Altera Corporation

CARACTERISTICAS ESPECIALES
Los PLDs estn situados en una zona intermedia entre los dispositivos a medida
y la lgica de catlogo formada por los CI de funcin fija. Tienen casi todas las
ventajas de los ASICs sin estar penalizados por un costo elevado para pequeas
series. Adems el ciclo de diseo con PLDs es mucho ms rpido que los de las
matrices de puertas o las clulas normalizadas. En determinadas aplicaciones,
un PLD puede sustituir desde unos pocos hasta unas decenas de IC de funcin
fija, mientras que los grandes ASICs pueden sustituir a cientos e incluso miles de
IC. En ocasiones, los PLD se utilizan para realizar prototipos que posteriormente
se llevarn a un ASIC ms complejo.
El trabajo con PLDs proporciona: facilidad de diseo, prestaciones, fiabilidad,
economa y seguridad.
Facilidad de diseo
Las herramientas de soporte al diseo con PLDs facilitan enormemente este
proceso. Las hojas de codificacin que se utilizaban en 1975 han dejado paso a
los ensambladores y compiladores de lgica programable (PALASM, AMAZE,
ABEL, CUPL, OrCAD/PLD, etc.). Estas nuevas herramientas permiten expresar la
lgica de los circuitos utilizando formas variadas de entrada tales como;
ecuaciones, tablas de verdad, procedimientos para mquinas de estados,
esquemas, etc. La simulacin digital posibilita la depuracin de los diseos antes
de la programacin de los dispositivos. Todo el equipo de diseo se reduce a un
software de bajo coste que corre en un PC, y a un programador.
Prestaciones
Los PLDs TTL que hay en el mercado tienen tiempos de conmutacin tan rpidos
como los circuitos integrados de funcin fija ms veloces. Los PLDs ECL son
todava ms rpidos. Sin embargo, el incremento de velocidad obtenido con los
dispositivos CMOS, que ya han igualado o superado en prestaciones a los
dispositivos TTL, est provocando el abandono de la tecnologa bipolar por parte
de los fabricantes. En cuanto al consumo de potencia, los PLDs generalmente
consumen menos que el conjunto de chips a los que reemplazan.
Fiabilidad
Cuanto ms complejo es un circuito, ms probabilidades hay de que alguna de
sus partes falle. Puesto que los PLDs reducen el nmero de chips en los
sistemas, la probabilidad de un fallo disminuye. Los circuitos impresos con menor
densidad de IC son ms fciles de construir y ms fiables. Las fuentes de ruido
tambin
se
reducen.

Economa
En este apartado, hay aspectos que resultan difciles de cuantificar. Por ejemplo,
los costes de prdida de mercado por una introduccin tarda de un producto.
Otros son ms claros, por ejemplo, la reduccin del rea de las placas de circuito
impreso obtenida gracias a que cada PLD sustituye a varios circuitos integrados
de funcin fija. Muchas veces se consigue reducir el nmero de placas de circuito
impreso economizndose en conectores. La reduccin de artculos en almacn
tambin aporta ventajas econmicas.
De la misma manera que para altos volmenes de produccin las memorias ROM
resultan de menor coste que las EPROM, las HAL (Hard Array Logic) o PLDs
programados por el fabricante proporcionan ahorros adicionales en grandes
cantidades.
Seguridad
Los PLDs tienen fusibles de seguridad que impiden la lectura de los dispositivos
programados, protegiendo los diseos frente a copias.
Adems de los puntos mencionados, podemos aadir que los PLDs facilitan el
ruteado de las placas de crculo impreso debido a la libertad de asignacin de
patillas que proporcionan. Permiten realizar modificaciones posteriores del diseo
y en ocasiones hacen posible la reutilizacin de circuitos impresos con algunos
fallos, mediante una reasignacin de los PLDs.
Cmo se catalogan los PLDs.
Si consultamos las hojas de datos de una PALCE16V8H-20, encontramos claves
que permiten extraer valiosa informacin del nombre del dispositivo. La
informacin incluida en el nombre nos indica:
PAL
Programmable Array Logic.
CE
C-MOS Electrically Erasable.
16V8
16 Entradas a la matriz de puertas AND y ocho

salidas.
Half Power (lec = 90 mA).
20
Tiempo de propagacin = 20 nsg.

Consumo de corriente en los PLDs

En la fabricacin de PLDs se utiliza tecnologa bipolar TTL o ECL y tecnologa
CMOS. Los dispositivos bipolares son ms rpidos y consumen ms que los
dispositivos CMOS. Actualmente los PLDs bipolares presentan retardos de
propagacin inferiores a 7 nsg y los consumos tpicos rondan los 100-200 mA
para un chip con 20-24 patillas.
Mientras los PLDs bipolares slo pueden programarse una vez, la mayora de los
PLDs CMOS son reprogramables y permiten una fcil verificacin por parte del
usuario. A los PLDs CMOS borrables por radiacin ultravioleta se les denomina
EPLD y a los borrables elctricamente se les conoce por EEPLD. Los EEPLD con
encapsulados de plstico son ms baratos que los EPLD provistos de ventanas
de cuarzo que obligan a utilizar encapsulados cermicos.
Tambin existen las PALCE16V8Q (Quarter Power Icc = 55 mA) y las
PALCE16V8Z (Zero Power) con un bajsimo consumo esttico de potencia.
Acostumbrados a trabajar con dispositivos CMOS con un consumo prcticamente
nulo a frecuencia cero, resulta sorprendente una PAL CMOS con un consumo de
90 mA a la mxima frecuencia de operacin (15 Mhz), pero que todava tendr un
consumo apreciable a frecuencia cero. En la actualidad, solamente una pequea
fraccin de los PLDs del mercado se anuncian como Zero Power.
La razn de estos consumos reside en que no existe una clula de memoria
EPROM o EEPROM que sea verdaderamente CMOS. La mayora de los PLDs
CMOS se construyen con un ncleo programable de transistores N-MOS, y
solamente las entradas y las salidas del PLD utilizan drivers CMOS. La matriz de
transistores NMOS precisa de una alimentacin continua (Figura 3.17), para
poder responder con rapidez.
Figura 3.17. Trmino producto de un PLD

Para rebajar los consumos de la matriz de transistores NMOS se utilizan dos

tcnicas.
La primera de ellas consiste en dotar al PLD de una patilla o fusible de control de
consumo de potencia (patilla o fusible Power Down), que quita la alimentacin a
la matriz de transistores cuando el PLD se encuentra fuera de servicio,
proporcionando un menor consumo de potencia. Tiene los inconvenientes de que
la puesta en funcionamiento del PLD es ms lenta.
La segunda tcnica (Figura 3.18) coloca en las entradas de los PLDs unos
detectores de transicin de estado, que conectan la alimentacin a la matriz de
transistores durante un breve instante de tiempo despus de que una entrada
haya cambiado. Este tiempo deber permitir el cambio de las salidas y su
almacenamiento en latches, tras lo cual se puede quitar de nuevo la alimentacin
a la matriz de transistores.
El detector de transicin de estado de las entradas se obtiene metiendo a las dos
entradas de una puerta OR-exclusiva el estado de una patilla de entrada y el
estado de esa misma patilla demorada un tiempo. El tiempo de demora de las
patillas de entrada ser igual al tiempo durante el cual se mantendr la
alimentacin a la matriz de transistores. Los detectores de transicin de las
entradas y los latches de las salidas se mantienen constantemente alimentados.
El consumo de corriente de los PLDs que utilizan esta segunda tcnica aumenta
lgicamente si se incrementa la frecuencia de cambio de las entradas.
Figura 3.18. Circuito detector de transiciones

DISPOSITIVOS ANALOGICOS PROGRAMABLES

Los circuitos anlogos programables se denominan en la literatura FPAA (Field
Progammable Analog Array). Estos circuitos son el equivalente anlogo de los
circuitos digitales FPGA (Field Programmable Gate Array).
Un circuito anlogo programable es un circuito que puede ser configurado
para implementar una variedad de funciones anlogas; el circuito consta de
un arreglo de bloques anlogos configurables (Configurable Analog Block:
CAB), una red de interconexin programable y un registro para almacenar los
bits de la configuracin de la FPAA. En la Figura 3.19 se muestra el diagrama de
bloques para un circuito FPAA.
De acuerdo a las caractersticas impuestas por el fabricante del FPAA, la
red de interconexin proporciona la ruta de interconexin entre los bloques CABs,
o entre los bloques de entrada y salida (I/O). El registro con las cadenas de bits
almacena la informacin para configurar los bloques CABs.
Figura 3.19. Diagrama de bloques para un FPAA

Terminologa
Debido a que existen diferentes fabricantes de FPAAs, una nueva terminologa
est siendo usada. Actualmente, la terminologa ms utilizada es la siguiente:
Field Programmable Analog Array (FPAA): Un circuito integrado, el cual
puede ser programado para implementar circuitos anlogos, usando bloques
anlogos flexibles e interconexiones.
Field Programmable Mixed Analog-Digital Array (FPMA): Un circuito
integrado, el cual contiene un FPAA y un FPGA, es tan flexible como los
bloques configurables y se puede programar para implementar circuitos de
seal mixta.
Electrically Programmable Analog Circuit (EPAC): Un circuito FPAA
versin de IMP Inc; EPAC es una marca registrada del fabricante IMP Inc.
Field Programmable Analog Device (FPAD): Es el nombre que utiliza el
fabricante Zetex para un FPAA.
Totally Reconfigurable Analog Circuit (TRAC): Nombre para los circuitos
FPADs fabricados por Zetex.
Reseau Analogique Programmable (RAP): Nombre en francs para un
FPAA.
Configurable
Analog
Block
(CAB): Celda
analgica bsica y
programable en un FPAA.
Field Programmable System-On-a-Chip (FIPSOC): Un chip que integra
un FPMA y un microcontrolador, este chip es comercializado por la compaa
SIDSA.
EVOLUCIN DE LOS FPAAs
Con la aparicin y evolucin de los circuitos digitales programables
(Programmable
Logic
Devices:
PLDs), surgi la necesidad de desarrollar
circuitos integrados que permitieran programar e implementar circuitos de seal
mixta en un solo chip: es por ello que desde la dcada del ochenta hasta el
presente, varias compaas y grupos de investigacin (la mayora de ellos
pertenecientes a las universidades) han desarrollado y anunciado sus productos,
tal como se muestra en la Tabla.
Ao
Compaas y Grupos de Investigacin
1988 Sivilotti (Caltech)

1990 Lee & Gulak (University of Toronto)
1990 Kawasaki Steel

1990 Pilkington Microelectronics

1991 Lee & Gulak (University of Toronto)
1994 IMP, Inc.
1994 Pierzchala & Perkowski (Portland State University)
1994 Chang et al (University of Nottingham)
1996 Embabi et al (Texas A&M University)
1996 Zetex Semiconductors Ltd.
1997 Guadet & Gulak (University of Toronto)
1997 Futura et al (Spain)
1997 Motorola
1998 Motorola e IMP, retiradas del mercado
1999 IspPAC de Lattice
1999 SIDSA FIPSOC (anunci el nuevo chip)
2000 Anadigm

FAMILIAS DE DISPOSITIVOS ANALOGICOS

FPAAs COMERCIALES
Actualmente, tres compaas fabricantes de semiconductores producen circuitos
FPAAs. En la Tabla se muestran los FPAAs comerciales.
Fabricante
Modelo
Tecnologa
IspPAC10
550 kHz (G=1)

330 kHz (G=100)
IspPAC20
Lattice
IspPAC30
IspPAC80
UltraMOS
tiempo
continuo
IspPAC81
IspPAC
POWR1208
TRAC20
Zetex
Anadigm
TRAC20LH
AN10E40
AN120E04
Ancho de banda
1.5 MHz
500 kHz
75 kHz
-
Bipolar
tiempo
continuo
Switched
capacitor
4 MHz
12 MHz
5MHz
2MHz
AN220E04
Circuitos FPAAs de Lattice

El elemento funcional activo bsico de los circuitos FPAAs de Lattice es el
PACell (Programmable Analog Cell) que, dependiendo de la arquitectura
especfica del circuito IspPAC, puede ser un amplificador de instrumentacin, un
amplificador-sumador u otra etapa activa elemental.
En todos los circuitos IspPAC, las celdas programables PACells se combinan
cuidadosamente para formar macroceldas anlogas o PACblocks. En este caso,
no se requiere ningn componente externo, lo cual flexibiliza la implementacin
de funciones anlogas bsicas tales como: filtrado con precisin, suma o
diferencia, ganancia o atenuacin y conversin. En la Figura 3.20, se muestra
el
diagrama
de
bloques
bsico
de
un
PACblock.

Figura 3.20. Diagrama de bloques de un PACblock

Los circuitos IspPAC funcionan con una sola fuente de alimentacin a 5V y
ofrecen una arquitectura que es completamente diferencial desde la entrada
hasta la salida. Esto duplica la eficiencia del rango dinmico versus I/O singleended (voltaje de entrada). Tambin, produce un funcionamiento mejorado
con respecto a las especificaciones tales como:
CMR (ComnMode Rejection), PSR (Power-Supply
Rejection) y THD (Total Harmonic
Distortion). Al mismo tiempo, la operacin single-ended se acomoda fcilmente.
La metodologa de diseo de programacin en el sistema (In-System
Programmable: ISP) de Lattice permite simplificar el proceso de diseo y acelerar
la implementacin del circuito anlogo. En este caso, la herramienta de diseo
PAC-Designer suministra al usuario una ventana con una interfaz grfica para
especificar fcilmente el diseo usando libreras y macros generadores de
circuitos.
La Tabla presenta los diferentes circuitos de la familia IspPAC y la respectiva
rea de aplicacin de cada uno.
Circuito
Funcin
Encapsulado
IspPAC-POWR1208
Control y monitoreo de
fuentes de potencia
44-TQFP
IspPAC10
Acondicionamiento de
seal
28-SOIC
28-PDIP

IspPAC20
Lazo de control y
monitoreo
44-PLCC
44-TQFP
IspPAC30
Versatilidad anloga
front-end
24-SOIC
28-PDIP
Ultra-flexible,
tiempo
continuo,
filtro paso
bajo de 5to orden con
IspPAC80
una frecuencia de corte

programable en el
rango de 50 kHz 750
kHz
Ultra-flexible,
tiempo
continuo,
filtro
bajo de 5
orden paso
con
to
IspPAC81
una frecuencia de corte

programable en el
rango de 10 kHz 75
kHz
16-SOIC
16-PDIP
16-SOIC
16-PDIP
Circuitos FPAAs de la familia IspPAC

Circuitos FPADs de Zetex
Los circuitos FPADs de Zetex son TRAC020 y TRAC020LH (versin del
TRAC020 para baja potencia).
En la Figura 3.21, se muestra el diagrama de bloques bsico del TRAC020

Figura 3.21. Diagrama esquemtico del TRAC020

El circuito TRAC se basa en una nica celda anloga configurable, la cual es
flexible a la programacin para llevar a cabo diferentes funciones tales como:
adicin, negacin, logaritmo,
antilogaritmo,
amplificacin,
diferenciacin,
integracin, rectificacin, y seguidor de voltaje. Estas funciones son combinadas
para implementar un sistema de procesamiento de seal o acondicionamiento de
seal. Ellas tambin facilitan el uso de las tcnicas estructuradas de diseo
matemtico. En este caso, no es necesario entender muy bien la estructura de
las funciones anlogas, solo es necesario entender su funcin a nivel de sistema.
Las funciones bsicas pueden ser configuradas en cada una de las veinte celdas
interconectables entre si para facilitar el diseo y configuracin de cualquier
circuito anlogo en el chip; es decir, la configuracin es realizada digitalmente
mediante un registro de desplazamiento, mientras la seal permanece en el
dominio anlogo todo el tiempo, por lo tanto se evitan los errores de muestreo y
retardos
de procesamiento hallados en soluciones equivalentes con DSP
(Digital Signal Processing).
Adicionalmente como un complemento a los TRACs, el grupo FAS (Fast Analog
Solutions) de Zetex tiene en el mercado el circuito CASIC (Computational
Application Specific Integrated Circuit) ZXF36Lxx, el cual contiene 36 celdas
anlogas las cuales se pueden configurar usando una mscara para la
metalizacin.

Circuitos FPAAs de Anadigm

El FPAA AN10E40 de Anadigm, es un dispositivo adecuado para el diseo e
implementacin de diferentes circuitos anlogos basados en usar la tcnica de
diseo SC (switched-capacitor). Este circuito dispone de macros llamados
Ipmodules, los cuales implementan las funciones de amplificacin, suma,
integracin, diferenciacin, comparacin y rectificacin, fuentes de DC (voltajes
de referencia), filtros, osciladores senosoidales, y circuitos S/H (Sample and Hold)
y T/H (Track and Hold), es decir, puede ser usado en diversas aplicaciones
tales como: filtrado de seales, implementacin de circuitos de control,
generadores de seal, etc. El chip se divide en 20 bloques anlogos
configurables (Configurable Analog Block: CAB), cada uno con un amplificador
operacional, cinco bancos de capacitores e interruptores tal como se ilustra en
la Figura 3.22.
Figura 3.22. Diagrama de bloques bsico de un CAB.
Cuatro de los bancos de capacitores se localizan entre el bloque de interconexin

interno
(local
routing connections) y los interruptores, y un banco de
capacitores est en el lazo de realimentacin del amp-op. En el lado izquierdo de
los bancos de capacitores existen diversas etapas de entrada (a las cuales llegan
las entradas Local Inputs) y sus salidas llegan a los bloques de interruptores, y en
el lado derecho del amp-op (OpAmp) estn las salidas del CAB.
La informacin para las interconexiones y el comportamiento de los CABs es
almacenada en el bloque SRAM, la cual es cargada durante la configuracin. El

proceso de configuracin tpicamente ocurre al energizar el

circuito,
pero
puede ser re-iniciado en cualquier momento. La habilidad para reconfigurar el
bloque SRAM en cualquier momento le permite al usuario gran flexibilidad para
disear un sistema.
El AN10E40 est organizada en una matriz de bloques CABs de 4x5, una red de
interconexin para el reloj, interruptores, y recursos para interconexin global y
local. Cada bloque CAB del AN10E40 (ver Figura 3.23) es programable, lo cual
permite una gran flexibilidad para disear diferentes circuitos para procesamiento
anlogo.
Figura 3.23. Diagrama de bloques de la matriz del AN10E40

La lgica para la configuracin (Configuration Logic) y el registro de
desplazamiento (Shift Register) trabajan en conjunto siempre que la configuracin
del chip este en proceso. La matriz de bloques CABs est rodeada por las celdas
anlogas I/O (Input/Output) programables, 13 en total, con dos amp-ops de
soporte. El chip tambin tiene un generador de voltaje de referencia (Vref)
programable.
Las celdas anlogas I/O son flexibles y permiten conectar directamente la
circuitera del ncleo (core) del chip con los pines de entrada o salida.
Adicionalmente, con muy pocos componentes externos se implementa fcilmente
un filtro Sallen-Key, el cual permite corregir los problemas de aliasing.
Debido a que el FPAA AN10E40 est basado en circuitos switchedcapacitor, sus seales de salida no estn libres de la presencia de
ruido, entonces
la flexibilidad de las celdas I/O es importante cuando se
considera la implementacin de filtros anti-aliasing. Adicionalmente, debido a la
naturaleza misma del sistema de datos muestreados (Sampled Data System), el

cuidado que se debe tener es limitar el ancho de banda de la seal de entrada

para evitar aliasing.
Los FPAAs AN120E04 y AN220E04 pertenecen a la segunda generacin de
la familia de Anadigm (Anadigmvortex) y estn basados en una arquitectura
switched-capacitor completamente diferencial.
La arquitectura de los FPAAs AN120E04 y AN22E04 consiste de una matriz de
CABs de 2x2, una red de interconexin programable, una LTU (Look-Up Table),
cuatro celdas anlogas de entrada (una de ellas con un multiplexor para
cuatro seales de entrada), y tres celdas de salida. En la Figura 3.24, se
muestra el diagrama de bloques de la matriz para los AN120E04 y AN220E04
Figura 3.24. Diagrama de bloques de los FPAAs

AN120E40 y AN220E04
Cada una de las celdas de entrada tiene un filtro anti- aliasing programable y un
amplificador de alta ganancia con bajo offset de entrada. Las cuatro celdas CABs
pueden ser programadas a traves de la LUT, lo cual permite realizar la
implementacin de funciones arbitrarias.
La diferencia fundamental entre estos FPAAs es la programacin.
El
AN120E40 es un dispositivo de bajo costo para aplicaciones de alto volumen

de produccin, sin embargo este puede ser re-programado si se activa la seal

de reinicio (reset) del chip; el AN220E04 soporta re- configuracin dinmica (reprogramacin
o actualizacin de una nueva funcin) mientras realiza un
procesamiento anlogo. El AN220E04 tiene dos tipos de memoria: la SRAM de
respaldo (Shadown) y la SRAM de configuracin. Los nuevos datos de
configuracin son almacenados en la Shadown SRAM, los cuales son
transferidos a la SRAM de configuracin en un flanco de reloj provisto para
sincronizar la actualizacin de la funcin anloga del circuito.

Tecnologias para La Integracion de Circuitos y Dispositivos Logicos Programables

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