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Laboratorio 8
Alumno:
Hidalgo Romn, Jhan Carlos
Yachas Tadeo Jerry Paul
MESA 3
Profesor(a):
Ciriaco Martnez, Cesar Augusto
Seccin: C5-D
Fecha de realizacin: 28/09/16
Fecha de entrega: 05/10/16
2016 II
Contenido
1. INTRODUCCIN ....................................................................................................................................................... 2
2.
3. OBEJETIVO ............................................................................................................................................................... 4
4.
4.5.1.
Simulacin: ........................................................................................................................................ 24
5.
OBSERVACIONES ............................................................................................................................................... 27
6.
CONCLUSIONES ................................................................................................................................................. 27
7.
APLICACIN ....................................................................................................................................................... 28
8.
BIBLIOGRAFA .................................................................................................................................................... 30
Circuitos digitales
1. INTRODUCCIN
En este informe de laboratorio se darn los resultados obtenidos durante el desarrollo de cada una de las
actividades.
Durante el laboratorio se realiz la implementacin de circuitos con flop flops para verificar el funcionamiento de
estos, para ello fue necesario estudiar los concepto tericos de estos tipos de circuitos, a fin de poder definir los
objetivos planteados para este laboratorio.
Circuitos digitales
2. FUNDAMENTO TERICO
Seales de Reloj (CLOCK) y FF controlados por Reloj
Hasta ahora hemos visto que un Registro Bsico tiene dos variables de entrada y responde de manera predecible
a ellas, pero Qu podamos hacer si necesitramos otra variable de control? Cmo podramos hacer que el
registro acte cuando sea conveniente para nosotros, y no al momento de cambiar sus entradas?
Todos los sistemas digitales tienen bsicamente dos formas de operacin:
Operacin en modo ASNCRONO.
En este modo, las salidas cambian de manera automtica siguiendo las rdenes de las entradas.
Operacin en modo SNCRONO.
En este modo, las salidas cambian siguiendo las rdenes de las entradas, pero slo cuando una seal de
control, llamada RELOJ (CLOCK, CLK, CP) es aplicada al registro.
Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo y reparacin se refiere, ya que, al
encontrarnos con una falla en un circuito de 10 registros interconectados, el rastreo de los cambios en todas las
compuertas nos provocara un severo dolor de cabeza.
Los circuitos digitales SNCRONOS son ms fciles de disear y reparar, debido a que los cambios de las salidas son
eventos "esperados" (ya que fcilmente podemos saber el estado de cada una de las entradas o salidas sin que
estas cambien repentinamente), y los cambios dependen del control de una sola seal aplicada a todos los
registros, la seal de RELOJ.
La seal de reloj es una onda cuadrada o rectangular, los registros que funcionan con esta seal, slo pueden
cambiar cuando la seal de reloj hace una transicin, Tambin llamados "flancos", por lo tanto, la seal de reloj
slo puede hacer 2 transiciones (o Flancos):
La
Transicin
con
pendiente
positiva
(TPP)
o
Flanco
positivo
(FP).
Es cuando la seal de reloj cambia del estado BAJO al estado ALTO.
La
Transicin
con
pendiente
negativa
(TPN)
o
Flanco
Negativo
(FN).
Es cuando la seal de reloj cambia del estado ALTO al estado BAJO.
Principales caractersticas de los FF sincronizados por Reloj.
Todos los FF cuentan con una entrada con el rtulo (RELOJ, CLOCK, CLK, CP) y un distintivo crculo para
saber como debe ser la seal activa. Los que no tienen crculo, son sincronizados por una TPP, los que
cuentan con un crculo son sincronizados por una TPN.
Todos los FF cuentan con entradas de control, que determinan el cambio que van a tener las salidas, al
igual que en los Registros bsicos, pero estas entradas no pueden modificar las salidas arbitrariamente,
slo podrn hacerlo cuando el FF reciba su transicin activa.
Resumiendo, Las entradas de control del FF nos permiten saber cmo van a cambiar las salidas, pero slo la seal
de Reloj podr hacer efectivo este cambio.
Fuente: http://www.electronica.com.es/content/31-flip-flop
Circuitos digitales
3. OBEJETIVO
Aprender el funcionamiento de las entradas asncronas y sncronas para el control del flipflop.
Circuitos digitales
Figura N2. Cuando el 1J del primer flip flop este en nivel bajo el 1Q del mismo tambin lo estar
Circuitos digitales
Despus al estar todos los probes apagados (como se muestra en la figura N3) se mantiene ahora la entrada (U2)
en nivel alto y estos se irn encendiendo uno por uno dependiendo de la frecuencia del clock (U3).
Esto ocurre porque cuando el 1J del primer flip flop se encuentra en estado alto su 1Q tambin lo estar; es
decir, se encuentra en estado SET (como se muestra en la figura N4) pero este 1Q tambin es el 2J del segundo
flip flop por lo cual este tambin estar en nivel alto al igual que su 2Q. La situacin descrita anteriormente se
sigue repitiendo hasta que todos los probes quedan encendidos como se muestra en la figura N5.
Figura N4. Cuando el 1J del primer flip flop este en nivel alto el 1Q del mismo tambin lo estar
Circuitos digitales
Figura N6. Flancos de bajada para que todas las salidas sean iguales a la entrada
Circuitos digitales
8
Resumiendo el funcionamiento del circuito siguiendo la secuencia del laboratorio se tiene:
X4
X2
X1
2.5 V
X3
2.5 V
2.5 V
2.5 V
X5
U5
U1
U2
SET
Key = Space
SET
U9A
~Q
CLK
~Q
RESET
SET
Q
~Q
CLK
RESET
CLK
~Q
RESET
JK_FF
2.5 V
U4
SET
CLK
7404N
U3
RESET
JK_FF
JK_FF
JK_FF
U6
20 Hz
U7
0
Key = Space
Figura N7
X4
X2
X1
2.5 V
X3
2.5 V
2.5 V
2.5 V
X5
U5
U1
U2
SET
Key = Space
U9A
~Q
CLK
~Q
RESET
CLK
~Q
RESET
~Q
RESET
JK_FF
SET
CLK
2.5 V
U4
SET
CLK
7404N
U3
SET
RESET
JK_FF
JK_FF
JK_FF
U6
20 Hz
U7
1
Key = Space
Figura N8
X4
X2
X1
2.5 V
X3
2.5 V
2.5 V
2.5 V
X5
U5
U1
U2
SET
Key = Space
U9A
~Q
CLK
~Q
RESET
SET
Q
~Q
CLK
RESET
JK_FF
2.5 V
U4
SET
CLK
7404N
U3
SET
CLK
RESET
JK_FF
~Q
RESET
JK_FF
JK_FF
U6
20 Hz
U7
0
Key = Space
Figura N9
X4
X2
X1
2.5 V
X3
2.5 V
2.5 V
2.5 V
X5
U5
U1
U2
SET
Key = Space
U9A
~Q
CLK
K
7404N
U3
SET
Q
~Q
CLK
RESET
JK_FF
20 Hz
U7
1
Key = Space
Figura N10
Circuitos digitales
SET
Q
~Q
CLK
RESET
U6
U4
SET
Q
CLK
RESET
JK_FF
~Q
RESET
JK_FF
JK_FF
2.5 V
4.1.2. Cuestionario:
Este primer circuito nos permite realizar un almacenamiento de datos, ya que con cada pulsacin de reloj, el primer
dato que ingresa( en este caso 1 lgico al primer flip flop) permnece sin que cambie de estado y a su vez se desplaza
al siguiente flip flop.
En el caso de cambiar la entrada de 1 a 0, en la entrada J ingresa el 0, mientras que en el K ingresa la nagada de J
y siguiendo la secuencia de su circuito interno, nos percatamos que el estado bajo del primer flip flop se desplaza
hasta el ltimo llegando as a tener un 0 lgico en todas las salidas sin que este cambie a pesar de que el reset
cambie de estado.
Aplicando una seal RESET al circuito cuntos estados de reloj se necesitan para que en todas las
salidas dispongan uno de los datos de la seal de entrada?
Para poder determinar el nmero de estados de reloj, se puede observar a simple vista que cada pulsacin del
reloj es un flanco de subida y este flanco es el que nos permite cambiar de estado a las salidas de cada flip flop, el
cambio en el flanco de subida es de 0 a 1.
Para corroborar esta respuesta, se procedi a visualizar las seales de salida para el reloj y las salidas del flip flop,
las cuales se muestran a continuacin:
Prinero se llevaron a las mismas escalas de voltaje y tiempo para poder comparar y determinar el nmero de
flancos de reloj por cada salida.
En esta imagen se observa la seal de reloj de color verde, el cual da 4 flancos de subida (contando el primer
flanco) hasta que todas las salidas del flip flop se queden en estado alto siempre y cuando no modifiquemos el
estado bajo del reset y no cambiemos el estado alto de la entrada al JK.
Circuitos digitales
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Circuitos digitales
11
X2
X3
X4
20 Hz
2.5 V
2.5 V
U1
U2
SET
J
2.5 V
U3
SET
Q
~Q
CLK
RESET
U4
SET
Q
~Q
CLK
2.5 V
SET
Q
~Q
CLK
RESET
JK_FF
CLK
RESET
~Q
RESET
JK_FF
JK_FF
JK_FF
Reset
0
CM
U24
0
U25
U29
U28
Key = Space
Key = Space
Key = Space
Key = Space
Figura N14
En esta imagen se observa que mientras CM este en 0 no importa el estado de la entrada S para activar en 1 los
indicadores, sino que estos dependern de las entradas A, B, C y D. Esto slo se cumple cuando reset este inactivo
en estado 0.
U27
X1
X2
X3
X4
20 Hz
2.5 V
2.5 V
U1
U2
SET
J
~Q
~Q
S
CM
SET
Q
~Q
CLK
RESET
JK_FF
Reset
U4
SET
Q
CLK
RESET
2.5 V
U3
SET
Q
CLK
K
2.5 V
CLK
RESET
JK_FF
~Q
RESET
JK_FF
JK_FF
U24
0
Key = Space
U25
U28
Key = Space
Key = Space
U29
1
Key = Space
Figura N15
En esta imagen se observa que mientras CM este en 1, los indicadores se activaran en 1 en sentido de la flecha y
segn las pulsaciones del reloj, siempre y cuando S pase de 0 a 1 y el reset este inactivo.
Circuitos digitales
12
U27
X1
X2
X3
X4
20 Hz
2.5 V
2.5 V
U1
U2
SET
Q
~Q
CLK
RESET
U4
SET
Q
~Q
CLK
2.5 V
U3
SET
SET
Q
~Q
CLK
RESET
JK_FF
Reset
2.5 V
RESET
JK_FF
CLK
~Q
RESET
JK_FF
JK_FF
S
1
CM
U24
0
Key = Space
U25
U28
Key = Space
U29
1
Key = Space
Key = Space
Figura N16
Se observa que cuando S pasa de 1a 0 mientras CM este en 1, los indicadores pasan de 1 a 0, segn las pulsaciones
del reloj, el cambio de estas salidas se da en forma de desplazamiento tal como vimos en el primer circuito.
Entradas de control
Salida
Reset
CM
X1
X2
X3
X4
D1
D2
D3
D4
D1
D2
D3
D1
D2
D3
D4
D1
D2
D3
Tabla N1. Tabla de verdad del registro de desplazamiento con acceso paralelo
Circuitos digitales
13
4.2.3. Cuestionario:
- Tras ver el funcionamiento del circuito Qu conclusiones se extraen?
Con la tabla de verdad claramente se puede observar que el reset fuerza automticamente y
simultneamente con todas las salidas a obtener un 0 lgico.
Mientras CM este inactivo en 0, no se dar el registro de desplazamiento segn las pulsaciones de reloj,
sino que las salidas dependern (independientemente del estado de S) de las entradas de datos D1, D2,
D3, D4; a la que denominamos acceso en paralelo.
Con el CM activo en estado 1, el desplazamiento de datos depende de S, para S=0 se desplaza el estado 0,
para S=1 se desplaza el estado 1.
Si mantenemos fijo el CM activo y solo cambiamos de estado S, entonces el desplazamiento de las salidas
se da, tomando la salida de mayor prioridad el valor de la menor prioridad.
Ejemplo: si se tiene: 0101, el siguiente estado ser 0010, 0001,0000; hasta que finalmente obtenemos
todas las salidas en 0 permanente.
Pero si las salidas son: 0001, el reloj slo tardar una pulsacin para tener todas en 0 (viceversa si se quiere
desplazar de 0 a 1).
Circuitos digitales
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X1
X2
2.5 V
2.5 V
U1
J
~Q
U27
20 Hz
U6
0
Key = Space
Figura N18
SET
Q
CLK
~Q
RESET
JK_FF
U4
SET
CLK
RESET
Circuitos digitales
U3
SET
CLK
2.5 V
2.5 V
U2
SET
X4
X3
~Q
RESET
JK_FF
CLK
~Q
RESET
JK_FF
JK_FF
15
Los indicadores se activan a 1 mientras no se active reset y segn las pulsaciones del reloj.
X1
X2
2.5 V
2.5 V
U1
U3
SET
Q
CLK
~Q
RESET
SET
Q
CLK
~Q
RESET
JK_FF
U4
SET
CLK
2.5 V
2.5 V
U2
SET
J
X4
X3
~Q
RESET
JK_FF
CLK
~Q
RESET
JK_FF
JK_FF
U27
20 Hz
U6
0
Key = Space
Figura N19
Los indicadores pasan a 0 una vez todos hayan estado en 1, en el mismo sentido en que pasaron a 1 y segn las
pulsaciones del reloj.
2. Tabla de verdad:
Pulso
X2
X3
X4
X5
1
2
3
4
5
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
1
1
0
0
6
7
8
1
1
1
1
1
1
0
1
1
0
0
1
Circuitos digitales
16
Segunda Parte:
Secuencia de realizacin:
1. Primero con la ayuda del programa Multisim se va a implementar el circuito de la figura que consta de dos
Interactive Digital Constant (U1 y U4), un clock (U3), cuatro flip flops de cdigo 74LS76D (U6A, U6B, U7A y U7B),
una compuerta lgica NOT de cdigo 74LS04D (U2A), una compuerta lgica NAND de tres entradas de cdigo
74LS10D (U5A) y cuatro probes de color verde (X2, X3, X4 y X5).
Se nota en la figura N16 que el clock (U3) va conectado a todos los flip flops y tambin que el PRESET y el CLEAR
estn en nivel alto.
Luego se nota que todos los probes estn encendidos como se muestra en la figura N16 y como los probes X2, X3
y X4 se encuentran en estado alto entonces la salida de la compuerta NAND ser 0 por lo cual el primer flip flop
(U6A) estar en estado bajo y el probe X2 se apagar. A continuacin como la salida 1Q del primer flip flop se
conecta a la entrada 2J del segundo flip flop (U6B) entonces ahora el segundo flip flop estar en estado bajo con
lo cual el probe X3 se apagar pero al mismo tiempo el estado bajo del probe X2 hace que la salida de la compuerta
NAND se vuelva 1 y el probe X2 regresa a un estado alto como se muestra en la figura N17.
Circuitos digitales
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2. Tabla de verdad:
Pulso
X2
X3
X4
X5
4.3.2. Cuestionario:
Por cunto divide el circuito de la figura N17?
Para determinar las divisiones de reloj con respecto al cambio de estados en la salida, se simul con osciloscopio
en las mismas escalas de tiempo.
Circuitos digitales
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Se procedi a medir el tiempo con una diferencia entre la recta 1 y 2
Para el primer flanco de subida de la salida X2, se observa que el tiempo de pulso del reloj es el mismo
Circuitos digitales
19
Imagen de las seales de salida
Se puede observar que para la salida X4 es igual la relacin de tiempo entre reloj y salida, con lo que concluimos
en que el tiempo de desplazamiento para el cambio de estado es el mismo para cada salida; mientras que para
que todos lleguen al mismo estado el tiempo de la salida siguiente es una pulsacin anterior de reloj.
Circuitos digitales
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Circuitos digitales
21
Circuitos digitales
22
Circuitos digitales
23
2. Tabla de verdad:
Pulso
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
X1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
X2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Circuitos digitales
X4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
24
Simulacin:
Primero con la ayuda del programa Multisim se va a implementar el circuito de la figura que consta de tres
Interactive Digital Constant (U1, U2 y U4), un clock (U3), cuatro flip flops de cdigo 74LS76D (U6A, U6B, U7A y
U7B), un osciloscopio (XSC1), una compuerta lgica NOT de cdigo 74LS04D (U5A), una compuerta lgica AND de
cdigo 74LS08D (U9A), una compuerta lgica NAND de tres entradas de cdigo 74LS10D (U8A) y cuatro probes de
color verde (X1, X2, X3 y X4). Todos los PRESET y CLEAR se conectarn en estado alto, tambin se conectar el
clock a todos los flip flops.
Circuitos digitales
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Circuitos digitales
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2. Tabla de verdad:
Pulso
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
X1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
X2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Circuitos digitales
X4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
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5. OBSERVACIONES
En el primer circuito de registro de desplazamiento, mientras las salidas de los flip-flops estn en alto, al
activar el reset en 1, las salidas pasan casi instantneamente y todas al mismo tiempo a 0 lgico, pero para
el caso de tener las salidas en 0 por causa de tener la entrada JK en bajo, al activar el reset no afecta en
nada las salidas de los flip-flops.
En el segundo circuito una observacin muy importante es la siguiente: cuando este activo el registro de
desplazamiento con el CM en 1 y si activamos el desplazamiento del estado bajo (S=0), dependiendo de
las salidas en el estado en que se encuentran se determinar el nmero de pulsaciones de reloj para que
todas pasen a 0, ejemplo: si se tiene X1, X2, X3 en bajo y slo X4 en alto entonces el reloj slo tardar un
flanco de subida para que todas las salidas estn en 0. Tambin se cumple lo mismo si se quiere que el
desplazamiento sea con 1 lgico para todas las salidas.
6. CONCLUSIONES
Conclusiones del primer circuito.
Este primer circuito nos permite realizar un almacenamiento de datos, ya que con cada pulsacin de reloj,
el primer dato que ingresa y permnece sin que cambie de estado y a su vez se desplaza al siguiente flip
flop; viceversa al cambiar de estado bajo la entrada de J y Knegada , siempre y cuando el reset est en 0.
Conclusiones generales
Se puede concluir que los flip-flop son dispositivos de fcil funcionamiento e interpretacin sobre todo los
sincrnicos, debido a que los cambios de las salidas son eventos esperados (ya que fcilmente podemos
saber el estado de cada una de las entradas o salidas sin que estas cambien repentinamente), y los
cambios dependen del control de una sola seal aplicada a todos los registros, la seal de RELOJ.
La seal de reloj es una onda cuadrada o rectangular, los registros que funcionan con esta
seal, slo pueden cambiar cuando la seal de reloj hace una transicin, tambin llamados flancos, por lo
tanto, la seal de reloj slo puede hacer 2 transiciones (o Flancos).
Circuitos digitales
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7. APLICACIN
Determinar el diagrama de tiempos del siguiente circuito:
Para poder determinar el diagrama de tiempos del circuito es necesario saber el diagrama interno de cada
compuerta.
Fuente: datasheet.
Circuitos digitales
29
Se muestra la simulacin del circuito donde por cuestiones de practicidad es recomendable determinar
la el diagrama entre las pulsaciones de reloj y de salida.
La forma de comprobarlo sera en el laboratorio llevando el circuito implementado.
Se debe tener en cuenta la frecuencia de pulsos de reloj en caso de ser con un timer 555, este se puede
variar usando un potencimetro.
XSC1
G
T
A
X1
VCC
2.5 V
5.0V
U1A
U3A
1J
2
1Q
7432N
1CLK
1K
U2A
~1PR
~1PR
~1Q
1Q
~1Q
1D
1CLK
~1CLR
~1CLR
U4A
7476N
U5
7474N
7432N
10Hz
Podemos observar que par ocho ciclos de reloj, se tiene mayor a 4 pulsaciones de la salida, pero menor a 5, esto
puede variar en un circuito fsico, por lo cual es recomendable la implementacin para visualizar las seales en el
oscilosopio.
Circuitos digitales
30
8. BIBLIOGRAFA
Leal, C. Fundamentos de diseo digital.
Alfa y omega, Circuitos digitales.
Circuitos digitales