LABORATORIO DE

MICROELECTRNICA
H. F. J. F.
Universidad Nacional Mayor De San Marcos
E.A.P de Ingeniera Electrnica
Cd.
Horario: ..
Prof.: Alarcn Matuti

UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS
Universidad Del Per, Decana De Amrica
FACULTAD DE INGENIERA ELECTRNICA

MICROELECTRNICA

Laboratorio de Microelectrnica

UNMSM FIEE

LABORATORIO N 1
1) presentar el LAYOUT del inversor realizado por Ud. Mostrar y describir
las vistas de corte 2D y 3D.
Vista 2D:

Vista 3D:

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2) para el LAYOUT del inversor:

-hallar la frecuencia mxima de operacin

f max=

1
1
=
=66.66 GHz
t p max 15 pseg

-el rea ocupada del LAYOUT

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rea=24 lambdas 54 lambdas=1296 lambdas

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2

3) Para el LAYOUT del inversor, extraer la descripcin CIR (Spice) y la

descripcin CIF (Caltech Intermediate Form) del inversor. En cada caso.
Establecer las reglas principales de sintaxis y describir sus contenidos.

DESCRIPCION CIR

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CIRCUIT
D:\APC\Ciclo_2016_II\Microelectronica\Laboratorio\INVERSOR_CMOS02.
MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VINT 6 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
*
* List of nodes
* "OUT" corresponds to n4
* "INT" corresponds to n6
*
* MOS devices
MN1 0 6 4 0 TN W= 0.75U L= 0.25U
MP1 4 6 1 1 TP W= 0.75U L= 0.25U
*
C2 1 0 2.534fF
C3 1 0 0.632fF
C4 4 0 1.059fF
C6 6 0 0.140fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

DESCRIPCION CIF

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( File :
"D:\APC\Ciclo_2016_II\Microelectronica\Laboratorio\INVERSOR_CMOS02
.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 18/09/2016,12:59:26 p.m.)
DS 1 1 1;
9 topcell;
L 1;
P -2,38 22,38 22,68 -2,68;
L 19;
P 16,46 18,46 18,48 16,48;
P 6,16 8,16 8,18 6,18;
P 6,28 8,28 8,30 6,30;
P 6,58 8,58 8,60 6,60;
P 6,46 8,46 8,48 6,48;
L 13;
P -1,24 1,24 1,52 -1,52;
P -1,22 13,22 13,24 -1,24;
P -1,52 13,52 13,54 -1,54;
L 23;
P 4,61 10,61 10,62 4,62;
P -1,56 13,56 13,61 -1,61;
P 4,26 10,26 10,50 4,50;
P -1,14 13,14 13,20 -1,20;
P 14,44 20,44 20,50 14,50;
L 2;
P 4,24 10,24 10,32 4,32;
P 4,14 10,14 10,22 4,22;
P 4,22 10,22 10,24 4,24;
P 14,44 20,44 20,50 14,50;
P 4,54 10,54 10,62 4,62;
P 4,44 10,44 10,52 4,52;
P 4,52 10,52 10,54 4,54;
L 16;
P 2,22 12,22 12,34 2,34;
P 2,12 12,12 12,24 2,24;
P 2,20 12,20 12,26 2,26;
P 12,42 22,42 22,52 12,52;
L 17;
P 2,52 12,52 12,64 2,64;
P 2,42 12,42 12,54 2,54;
P 2,50 12,50 12,56 2,56;
L 60;
94 INT 0,33;
94 Vdd 17,47;
94 Vss 0,17;
94 OUT 7,34;
94 Vdd 0,59;
DF;
C 1;

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-En base al archivo (*.cir) y usando la vista del LAYOUT de su inversor, indique
de L,W, identifique las capacidades parasitas hacia GND desde los nodos
(G,D,S) y sus valores respectivos.

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-En base al archivo (*.cif) y usando la vista del LAYOUT de su inversor,

mediante lneas punteadas, indique los valores de las coordenadas (X,Y)

que definen las capas de polisilicio, difusiones, contactos y metal.

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4) presente el LAYOUT de la puerta NAND. Hacer su diagrama de barras.

Tratar de conseguir un layout de dimensiones mnimas. Mostrar y
describir las vistas de corte 2d y 3d.

Para la implementacin del NAND utilizaremos dos pmos y dos nmos. Los dos
pmos estarn en paralelo y estarn en un mismo pozo, es decir compartirn el
nwell. Los dos nmos se podrn en serie y se harn de una misma difusin tipo
n.

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Vista 3d:

SIMULACIN:

Calculo de la frecuencia mxima:

f max=

1
t p max

1
=71.42 GHz
14 pseg

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5) Para circuitos digitales MOS mostrados en las figuras 1,2,3. Analizar y

determinar la funcin lgica de salida de los circuitos. Presentar el
LAYOUT como minino de UNO de ellos y corroborar su funcin lgica
mediante simulacin.

Se observa dos puestas de paso: El de la parte superior deja pasar In2 cuando
S es 0, pero al ser 0 bloquea la puerta inferior. De modo similar, en la parte
inferior deja pasar In1 cuando S es 1 y se bloquea la puerta superior. Cuando
conduce una de las puertas se conecta a un inversor que finalmente es la
salida.

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F=S . 1+ S . 2

SIMULACION:

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Frecuencia de operacin:

f max=

1
t p max

1
=2.10GHz
474 pseg

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