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PROJETO DE INVERSOR MOS USANDO TECNOLOGIA IBM180NM

Andrei Carvalho Ribeiro Acadêmico de Engenharia Elétrica na UFPI

Matrícula: 201265795 E-mail: and.car.rib@hotmail.com

Resumo Este trabalho apresenta os resultados e discursões acerca da atividade avaliativa da disciplina de Projeto de Circuitos Integrados Analógicos, cujo intuito era desenvolver e verificar o funcionamento de inversores com especificações diferentes, mas com layout de fabricação empregando a tecnologia IBM180nm em ambiente Cadence Virtuoso.

Palavras-chave Cadence, Inversor, IMB180nm.

NOMENCLATURA [5]

CI

MOS

I D

µ Mobilidade de superfície

L Comprimento do Canal do Transistor

W

V early

β Coeficiente de Transcondutância

Circuito Integrado Metal-Oxide-Semiconductor Corrente dreno-fonte

Largura do Canal do Transistor Tensão de early

V th

V bs

V gs

V ds

T

t rise ,W rise t down , W down

Tensão de limiar de condução do transistor Tensão entre os terminais substrato e fonte do transistor Tensão entre os terminais porta e fonte do transistor Tensão entre os terminais dreno e fonte do transistor

Período

Tempo

e Largura na subida

Tempo e Largura na descida

I. INTRODUÇÃO TEÓRICA

Existem, hoje, diversas soluções para a produção de CIs, como TTL, ECL, CMOS. Os MOS apresentam vantagens e desvantagens quando comparados aos transistores bipolares convencionais, e a escolha de uma ou outra família é determinada pela análise de suas características em função da aplicação específica desejada. Os transistores bipolares são preferidos quando o fator determinante é a velocidade de operação. No entanto, considerando o custo e/ou a dissipação de potência, os MOS levam uma nítida vantagem. Os processos de fabricação dos MOS são, em comparação com outros elementos, mais simples e permitem a formação de um maior número de componentes por área, reduzindo os custos por função. A Figura 1 ilustra esse confronto de tecnologias (os retângulos são representações meramente qualitativas e não guardam entre si proporções reais) [1].

e não guardam entre si proporções reais) [1]. Fig. 1 - Confronto de características entre as

Fig. 1 - Confronto de características entre as famílias TTL, MOS e CMOS [1]

A tecnologia CMOS, como leva a induzir por seu nome, é

caracterizada pela utilização de um NMOS e um PMOS simultaneamente no circuito. Os transistores MOS são regidos, de forma simplificada, pela equação a seguir [3]:

regidos, de forma simplificada, pela equação a seguir [3]: Um dos circuitos MOS complementares mais importantes

Um dos circuitos MOS complementares mais importantes é o inversor CMOS mostrado na Figura 2. Observe que o transistor superior é um dispositivo de canal ‘p’ e o inferior é um dispositivo de canal ‘n’. Esse circuito é análogo ao amplificador bipolar push-pull de classe B. Quando um dispositivo está ligado, o outro está desligado, e vice-versa [2].

está ligado, o outro está desligado, e vice-versa [2]. Fig. 2 - Esquemático do Inversor A

Fig. 2 - Esquemático do Inversor

A tensão de limiar V m é um importante parâmetro a ser

definido no inversor durante o seu projeto, pois trata-se do ponto onde a tensão de saída será igual a entrada. Sua definição delimita a região de transição do sistema.

Quando uma tensão equivalente a V dd é aplicada na tensão V in , a saída V out é levada a 0 V. Quando a entrada é nula, a saída é levada a V dd . Pode-se chegar a uma expressão geral para V m . Analisando

a Figura 2 e observando que a corrente que circula nos

transistores é a mesma, tem-se que V gsp = V in V dd e V gsn =

V in na Equação 1. Logo, V m pode ser representado como:

na Equação 1. Logo, V m pode ser representado como: II. METODOLOGIA O projeto em questão

II. METODOLOGIA

O projeto em questão consistiu em desenvolver inversores

CMOS utilizando a tecnologia IBM 180 nm, ou CMOS7RF

(CMRF7SF), com V m = 0,9 V.

O trabalho foi inteiramente realizado através do software

Cadence Virtuoso. Os dados e figuras apresentados ao longo desse trabalho foram coletados durante o desenvolvimento da prática no ambiente Cadence. Segundo a Equação 2, a tensão de limiar V m do inversor depende, diretamente, da relação entre o coeficiente de transcondutância β dos transistores utilizados. Esses

parâmetros, por sua vez, dependem de parâmetros construtivos, como o comprimento (L) e a largura do canal (W) utilizados na fabricação do dispositivo, além de características da tecnologia utilizada. TABELA I Parâmetros obtidos para os transistores MOS em simulação

Parâmetros

NMOS

NMOS

PMOS

PMOS

180 nm

1 µm

180 nm

1 µm

VTH [V]

466,6 m

409,6 m

-390,4

-415 m

m

β [A/V²]

2,014 m

1,575 m

420 µ

316,4 µ

Vearly

9,099

16,86

7,502

49,08

Fazendo uso da equação 2, e utilizando os dados da Tabela

I, obteve-se a relação W n :W p 1:5. A partir dessa razão

construiu-se dois inversores, o primeiro com L n = 180 nm e

W n = 220 nm e com L p = 180 nm e W p = 1,1 µm, e o segundo

com L n = 1 µm e W n = 1 µm e com L p = 1 µm e W p = 5 µm. Com as dimensões construtivas definidas, montou-se o esquemático do inversor com apresentado na Figura 3.

o esquemático do inversor com apresentado na Figura 3. Fig. 3 - Montagem do inversor no

Fig. 3 - Montagem do inversor no Virtuoso

A próxima etapa foi a confecção do layout para o inversor com largura de canal igual a 180nm e 1 µm. Os resultados são mostrados através da VIRTUOSO LAYOUT SUITE GXL EDITING nas Figuras 4 e 5.

da VIRTUOSO LAYOUT SUITE GXL EDITING nas Figuras 4 e 5. Fig. 4 - Layout do

Fig. 4 - Layout do inversor com comprimento de canal L = 180 nm

4 - Layout do inversor com comprimento de canal L = 180 nm Fig. 5 –

Fig. 5 Layout do inversor com comprimento de canal L = 1 µm

É evidente, visualmente nas Figuras 4 e 5, a proporção dos inversores projetados. Os layouts desenvolvidos foram testados e após apresentarem resultados satisfatórios tiveram suas células copiadas. As novas células até então idênticas às anteriores, tiveram anexados a sua estrutura a influência das resistências e capacitâncias parasitas do sistema. Com as quatro células criadas, criou-se uma quinta célula para testbench. Conforme é possível visualizar na Figura 6.

Figura 6 - Esquemático para testes Pelo testbench foi possível comparar a saída de um

Figura 6 - Esquemático para testes

Pelo testbench foi possível comparar a saída de um inversor com o seu equivalente com os parasitas. A Tabela II resume os parâmetros utilizados no testbench. A partir da janela Choosing Analyses, realizou-se uma simulação do tipo trans.

TABELA II Parâmetros utilizados no testbench

Vmax

Vmin

T

trise

tdown

1,8

V

0 V

700 ps

50 ps

50 ps

Wrise

Wdown

C0

C1

d

300 ps

300 ps

1 fF

1 fF

1,4 ns

A estrutura representada na Figura 6 como inversor

representa a célula sem os parasitas, enquanto inversor_av representa a célula com os parasitas extraídos. Dessa forma, verificou-se em cargas iguais a influência dos parasitas para células com as mesmas características construtivas.

III. RESULTADOS EXPERIMENTAIS

Através do testbench, obteve-se para L = 180 nm e L = 1 µm, as Figuras 7 e 8, respectivamente. Ambas as curvas foram confeccionadas através do MatLAB. Observa-se que o inversor que faz uso de transistores com maior comprimento de canal apresenta variações mais abruptas na sua saída. Essa resposta pode ser explicada pelas características parasitas RC do sistema. O inversor de maior área é efetivamente envolvido com capacitâncias parasitas maiores, tendo em vista que assim que ocorre o início de um estímulo transitório, os elementos parasitas tendem a ser opor à mudança de polaridade.

parasitas tendem a ser opor à mudança de polaridade. Figura 7 - Resposta do inversor L

Figura 7 - Resposta do inversor L = 180 nm sem perdas e com perdas para Vin

do inversor L = 180 nm sem perdas e com perdas para V in Figura 8

Figura 8 - Resposta do inversor L = 1 µm sem perdas e com perdas para Vin

Ao se analisar o inversor como um sistema, pode-se atribuir o undershoot e o overshoot existentes às capacitâncias parasitas do sistema, a inclusão de um controlador PD ou PID ao sistema, poderia minimizar esses efeitos se assim fosse necessário [4]. Nas Figuras 7 e 8 também pode se observar um atraso de V out em relação a V out-av proporcionado pelos elementos

parasitas. Novamente, os efeitos são mais evidentes no projeto que apresenta dimensões maiores, tornando a escolha do

inversor com L = 180 nm em si mais satisfatória

IV. CONCLUSÃO

Em geral, a plataforma VIRTUOSO da CADENCE demonstrou ser uma excelente ferramenta para projetar e verificar o funcionamento de Circuitos Integrados. Os resultados obtidos através da plataforma demonstraram que o parâmetro L é primordial para a resposta do dispositivo. Com o aumento de L verificou-se variações mais abruptas na sua saída durante as transições, efeito esse que é indesejado. A ferramenta também possibilitou a extração de parâmetros parasitas, tornando possível observar de forma evidente o atraso em dispositivos com dimensões maiores. Em relação à tensão de limiar, não se alcançou o valor desejado. Talvez as simplificações feitas durante o projeto não permitiram uma análise tão satisfatória do inversor MOS. Uma modelagem que inclua mais rigor, como por exemplo, o efeito de modulação de comprimento de canal possibilitasse uma tensão de limiar mais próxima do valor proposto em projeto.

REFERÊNCIAS

[1] JUNIOR. A. W. L., Eletricidade e Eletrônica Básica, 4ª ed., Alta Books Editora. 2013. [2] A. M. e David J. Bates, Eletrônica, vol. 1, 7ª ed., McGraw Hill, 2008. [3] P. E. A. e Douglas R. Holberg, CMOS Analog Circuit Design, 3a ed., Oxford University Press, Nova Delhi, India, 2012. [4] K. Ogata, Engenharia de Controle Moderno, 4a ed., Pearson Prentice Hall, 2003. [5] S. Jahn, “MOS Field-Effect Transistor”, http:

//qucs:source f orge:net=tech=node71:html, 05 2016.