PROJETO DE INVERSOR MOS USANDO TECNOLOGIA IBM180NM

Andrei Carvalho Ribeiro

Acadmico de Engenharia Eltrica na UFPI
Matrcula: 201265795
E-mail: and.car.rib@hotmail.com
Resumo Este trabalho apresenta os resultados e
discurses acerca da atividade avaliativa da disciplina de
Projeto de Circuitos Integrados Analgicos, cujo intuito
era desenvolver e verificar o funcionamento de inversores
com especificaes diferentes, mas com layout de
fabricao empregando a tecnologia IBM180nm em
ambiente Cadence Virtuoso.
Palavras-chave Cadence, Inversor, IMB180nm.
NOMENCLATURA [5]
CI
MOS
ID

L
W
Vearly

Vth
Vbs
Vgs
Vds
T
trise,Wrise
tdown, Wdown

Circuito Integrado
Metal-Oxide-Semiconductor
Corrente dreno-fonte
Mobilidade de superfcie
Comprimento do Canal do Transistor
Largura do Canal do Transistor
Tenso de early
Coeficiente de Transcondutncia
Tenso de limiar de conduo do transistor
Tenso entre os terminais substrato e fonte do transistor
Tenso entre os terminais porta e fonte do transistor
Tenso entre os terminais dreno e fonte do transistor
Perodo
Tempo e Largura na subida
Tempo e Largura na descida

Fig. 1 - Confronto de caractersticas entre as famlias TTL, MOS e

CMOS [1]

A tecnologia CMOS, como leva a induzir por seu nome,

caracterizada pela utilizao de um NMOS e um PMOS
simultaneamente no circuito. Os transistores MOS so
regidos, de forma simplificada, pela equao a seguir [3]:

I. INTRODUO TERICA
Existem, hoje, diversas solues para a produo de CIs,
como TTL, ECL, CMOS. Os MOS apresentam vantagens e
desvantagens quando comparados aos transistores bipolares
convencionais, e a escolha de uma ou outra famlia
determinada pela anlise de suas caractersticas em funo da
aplicao especfica desejada.
Os transistores bipolares so preferidos quando o fator
determinante a velocidade de operao. No entanto,
considerando o custo e/ou a dissipao de potncia, os MOS
levam uma ntida vantagem. Os processos de fabricao dos
MOS so, em comparao com outros elementos, mais
simples e permitem a formao de um maior nmero de
componentes por rea, reduzindo os custos por funo. A
Figura 1 ilustra esse confronto de tecnologias (os retngulos
so representaes meramente qualitativas e no guardam
entre si propores reais) [1].

Um dos circuitos MOS complementares mais importantes

o inversor CMOS mostrado na Figura 2. Observe que o
transistor superior um dispositivo de canal p e o inferior
um dispositivo de canal n. Esse circuito anlogo ao
amplificador bipolar push-pull de classe B. Quando um
dispositivo est ligado, o outro est desligado, e vice-versa [2].

Fig. 2 - Esquemtico do Inversor

A tenso de limiar Vm um importante parmetro a ser

definido no inversor durante o seu projeto, pois trata-se do
ponto onde a tenso de sada ser igual a entrada. Sua
definio delimita a regio de transio do sistema.

Quando uma tenso equivalente a Vdd aplicada na tenso

Vin, a sada Vout levada a 0 V. Quando a entrada nula, a
sada levada a Vdd.
Pode-se chegar a uma expresso geral para Vm. Analisando
a Figura 2 e observando que a corrente que circula nos
transistores a mesma, tem-se que Vgsp = Vin Vdd e Vgsn =
Vin na Equao 1. Logo, Vm pode ser representado como:

Fig. 3 - Montagem do inversor no Virtuoso

II. METODOLOGIA
O projeto em questo consistiu em desenvolver inversores
CMOS utilizando a tecnologia IBM 180 nm, ou CMOS7RF
(CMRF7SF), com Vm = 0,9 V.
O trabalho foi inteiramente realizado atravs do software
Cadence Virtuoso. Os dados e figuras apresentados ao longo
desse trabalho foram coletados durante o desenvolvimento da
prtica no ambiente Cadence.
Segundo a Equao 2, a tenso de limiar Vm do inversor
depende, diretamente, da relao entre o coeficiente de
transcondutncia dos transistores utilizados. Esses
parmetros, por sua vez, dependem de parmetros
construtivos, como o comprimento (L) e a largura do canal
(W) utilizados na fabricao do dispositivo, alm de
caractersticas da tecnologia utilizada.
TABELA I
Parmetros obtidos para os transistores MOS em
simulao
Parmetros NMOS
NMOS
PMOS
PMOS
180 nm
1 m
180 nm
1 m
466,6 m 409,6 m
-390,4
-415 m
VTH [V]
m
2,014 m 1,575 m
420
316,4
[A/V]
9,099
16,86
7,502
49,08
Vearly

A prxima etapa foi a confeco do layout para o inversor

com largura de canal igual a 180nm e 1 m. Os resultados so
mostrados atravs da VIRTUOSO LAYOUT SUITE GXL
EDITING nas Figuras 4 e 5.

Fig. 4 - Layout do inversor com comprimento de canal L = 180 nm

Fazendo uso da equao 2, e utilizando os dados da Tabela

I, obteve-se a relao Wn:Wp 1:5. A partir dessa razo
construiu-se dois inversores, o primeiro com Ln = 180 nm e
Wn = 220 nm e com Lp = 180 nm e Wp = 1,1 m, e o segundo
com Ln = 1 m e Wn = 1 m e com Lp = 1 m e Wp = 5 m.
Com as dimenses construtivas definidas, montou-se o
esquemtico do inversor com apresentado na Figura 3.
Fig. 5 Layout do inversor com comprimento de canal L = 1 m

evidente, visualmente nas Figuras 4 e 5, a proporo dos

inversores projetados. Os layouts desenvolvidos foram
testados e aps apresentarem resultados satisfatrios tiveram
suas clulas copiadas. As novas clulas at ento idnticas s
anteriores, tiveram anexados a sua estrutura a influncia das
resistncias e capacitncias parasitas do sistema.
Com as quatro clulas criadas, criou-se uma quinta clula
para testbench. Conforme possvel visualizar na Figura 6.

Figura 6 - Esquemtico para testes

Figura 8 - Resposta do inversor L = 1 m sem perdas e com perdas

para Vin

Pelo testbench foi possvel comparar a sada de um

inversor com o seu equivalente com os parasitas. A Tabela II
resume os parmetros utilizados no testbench. A partir da
janela Choosing Analyses, realizou-se uma simulao do tipo
trans.
TABELA II
Parmetros utilizados no testbench
Vmax
Vmin
T
trise
tdown
1,8 V
0V
700 ps
50 ps
50 ps
Wrise
Wdown
C0
C1
d
300 ps
300 ps
1 fF
1 fF
1,4 ns

Ao se analisar o inversor como um sistema, pode-se

atribuir o undershoot e o overshoot existentes s capacitncias
parasitas do sistema, a incluso de um controlador PD ou PID
ao sistema, poderia minimizar esses efeitos se assim fosse
necessrio [4].
Nas Figuras 7 e 8 tambm pode se observar um atraso de
Vout em relao a Vout-av proporcionado pelos elementos
parasitas. Novamente, os efeitos so mais evidentes no projeto
que apresenta dimenses maiores, tornando a escolha do
inversor com L = 180 nm em si mais satisfatria
IV. CONCLUSO

A estrutura representada na Figura 6 como inversor

representa a clula sem os parasitas, enquanto inversor_av
representa a clula com os parasitas extrados. Dessa forma,
verificou-se em cargas iguais a influncia dos parasitas para
clulas com as mesmas caractersticas construtivas.
III. RESULTADOS EXPERIMENTAIS
Atravs do testbench, obteve-se para L = 180 nm e L = 1
m, as Figuras 7 e 8, respectivamente. Ambas as curvas foram
confeccionadas atravs do MatLAB.
Observa-se que o inversor que faz uso de transistores com
maior comprimento de canal apresenta variaes mais
abruptas na sua sada. Essa resposta pode ser explicada pelas
caractersticas parasitas RC do sistema. O inversor de maior
rea efetivamente envolvido com capacitncias parasitas
maiores, tendo em vista que assim que ocorre o incio de um
estmulo transitrio, os elementos parasitas tendem a ser opor
mudana de polaridade.

Em geral, a plataforma VIRTUOSO da CADENCE

demonstrou ser uma excelente ferramenta para projetar e
verificar o funcionamento de Circuitos Integrados.
Os resultados obtidos atravs da plataforma demonstraram
que o parmetro L primordial para a resposta do dispositivo.
Com o aumento de L verificou-se variaes mais abruptas na
sua sada durante as transies, efeito esse que indesejado.
A ferramenta tambm possibilitou a extrao de parmetros
parasitas, tornando possvel observar de forma evidente o
atraso em dispositivos com dimenses maiores.
Em relao tenso de limiar, no se alcanou o valor
desejado. Talvez as simplificaes feitas durante o projeto
no permitiram uma anlise to satisfatria do inversor MOS.
Uma modelagem que inclua mais rigor, como por exemplo, o
efeito de modulao de comprimento de canal possibilitasse
uma tenso de limiar mais prxima do valor proposto em
projeto.
REFERNCIAS

Figura 7 - Resposta do inversor L = 180 nm sem perdas e com perdas

para Vin

[1] JUNIOR. A. W. L., Eletricidade e Eletrnica Bsica, 4

ed., Alta Books Editora. 2013.
[2] A. M. e David J. Bates, Eletrnica, vol. 1, 7 ed., McGraw
Hill, 2008.
[3] P. E. A. e Douglas R. Holberg, CMOS Analog Circuit
Design, 3a ed., Oxford University Press, Nova Delhi,
India, 2012.
[4] K. Ogata, Engenharia de Controle Moderno, 4a ed.,
Pearson Prentice Hall, 2003.
[5] S. Jahn, MOS Field-Effect Transistor, http:
//qucs:source f orge:net=tech=node71:html, 05 2016.