Nombre de la Asignatura

LABORATORIO DE SISTEMAS DIGITALES I

Nombre de la Prctica

COMPUERTAS LGICAS EN CASCADA CON VHDL

Nmero de Prctica
Profesor

5
Dr. Fortino

Fecha de entrega
Duracin

9/04/2016
2Hrs

INTEGRANTES:
Jesus Ismael Surez Soto

INTRODUCCIN.
Ahora que ya nos encontramos ms familiarizados con la forma de operacin y las caractersticas bsicas
de una compuerta lgica; como lo son: su correspondiente tabla de verdad, los niveles elctricos que las
controlan y emiten, y la introduccin del retraso de propagacin a la seal de inters, es conveniente pues,
introducir al verdadero modo de opreacion, o bien, la manera en la que nos les toparemos con mayor
frecuencia; es decir, en etapas de cascada.
Aquel que ya haya trabajado con amplificadores operacionales, el tpico le ser bastante familiar, de
hecho, no existe diferencia significativa en l, ya que el cambio nico que se da es el tipo de componente
con el que se trabajar.
En la realizacin de la presente prctica de laboratorio se describir , simulara e implementara mediante
VHDL la operacin fsica de una configuracin entre compuertas lgicas capaz de controlar el estado de un
diodo emisor de luz, al interrumpir el flujo de carga a travs de interruptores o pusbutton; o sea, en funcin
de los niveles lgicos en su entrada.
Finalmente, se efectuar una comparacin de los resultados obtenidos a travs de la metodologa terica
rigurosa (tablas de verdad), respecto de los datos conseguidos en la implementacin real del circuito en un
FPGA

OBJETIVO.

El presente Trabajo prctico consta en especificar, disear, describir una arquitectura, simular,
sintetizar e implementar en FPGA un sistema digital para un arreglo de compuertas lgicas en
cascada.
La practica tiene como objetivo familiarizar al alumno con el lenguaje de descripcin de hardware
VHDL

MARCO TERICO.
QUE ES VHDL?
VHDL es un lenguaje de descripcin de circuitos electrnicos digitales que utiliza distintos niveles de
abstraccin. El significado de las siglas VHDL es VHSIC (Very High Speed Integrated Circuits) Hardware
Description Language. Esto significa que VHDL permite acelerar el proceso de diseo.
VHDL no es un lenguaje de programacin, por ello conocer su sintaxis no implica necesariamente saber
disear con l. VHDL es un lenguaje de descripcin de hardware, que permite describir circuitos sncronos
y asncronos. Para realizar esto debemos:
Pensar en puertas y biestables, no en variables ni funciones.
Evitar bucles combinacionales y relojes condicionados.
Saber qu parte del circuito es combinacional y cul secuencial.
Por qu usar un lenguaje de descripcin hardware?
Poder descubrir problemas en el diseo antes de su implementacin fsica.
La complejidad de los sistemas electrnicos crece exponencialmente, es necesaria una herramienta
que trabaje con el ordenador.
Permite que ms de una persona trabaje en el mismo proyecto.
En particular VHDL permite tanto una descripcin de la estructura del circuito (descripcin a partir de
subcircuitos ms sencillos), como la especificacin de la funcionalidad de un circuito utilizando formas
familiares a los lenguajes de programacin.
La misin ms importante de un lenguaje de descripcin HW es que sea capaz de simular perfectamente el
comportamiento lgico de un circuito sin que el programador necesite imponer restricciones (ver ejemplo
1). En el ejemplo, una ejecucin del cdigo utilizando las reglas bsicas de cualquier lenguaje de
programacin al uso dara dos resultados diferentes sobre la misma descripcin del circuito. Esto es debido
a que en HW todos los circuitos trabajan a la vez para obtener el resultado (todo se ejecuta en paralelo)
mientras que en software el orden de las instrucciones delimita la actualizacin de las variables (ejecucin
secuencial de las instrucciones). Un lenguaje de descripcin HW, VHDL o cualquier otro de los existentes
en el mercado, nos debe dar el mismo resultado en simulacin para los dos programas del ejemplo 1.

Figura 1.- Simulacin incorrecta de un circuito

Los circuitos descritos en VHDL pueden ser simulados utilizando herramientas de simulacin que
reproducen el funcionamiento del circuito descrito. Para la realizacin de la simulacin existe un estndar
aprobado por el ieee, en el cual se explican todas las expresiones propias de VHDL y cmo se simulan.
Adems, existen herramientas que transforman una descripcin VHDL en un circuito real (a este proceso
se le denomina sntesis). La sintaxis para sntesis y su implementacin final, aunque sigue unas normas
generales, depende en gran medida de la herramienta de sntesis seleccionada.

SURGIMIENTO DE VHDL

Necesidad de nuevos mtodos ya que los clsicos (esquemticos), llegan a ser ineficientes en
diseos de altas escalas de integracin.

El diseo con ecuaciones Booleanas requiere de la escritura de una ecuacin por cada flip-flop, es
imprctico para circuitos con cientos de estos.

Necesidad de compartir informacin entre integrantes y equipos de un proyecto.

Necesidad de reutilizar mdulos que ya han sido desarrollados, depurados y probados.

Necesidad de tener un lenguaje portable a diversos fabricantes.

Tener un lenguaje estructurado para modelar, simular y sintetizar circuitos digitales.

MATERIALES Y EQUIPO.

FPGA BASYS 3
Software VIVADO 2016
Cable USB
VHDL

METODOLOGA.
1. Describir e implementar en VHDL un circuito lgico en cascada. El circuito sugerido para esta
practica es el siguiente.

Figura 2.- Circuito utilizado para el experimento de la prctica

2. Sintetizar, implementar y simular el circuito logico en VIVADO
3. Finalmente realizar la implementacin en la FPGA BASYS 3
4. Comparar el comportamiento del circuito descrito en VHDL con el terico en base a las tablas de
verdad.

RESULTADOS.
La tabla de verdad compuesta que establece todas las posibles combinaciones y su respectivas salidas
(hasta el nodo E) es la siguiente:
Tabla 1. Tabla de verdad de la configuracin mostrada por la figura 2.
A

Entindase por 1 o 0 los estados lgicos que adquieren las entradas cuando los interruptores conmutan con
la alimentacin o tierra, respectivamente.

Siguiendo la metodologa descrita anteriormente se describi el circuito lgico.

Las lneas 1 y 2 equivalen a los #include de C/C++ o los import de Python. Entre las lneas 4 y 10 se
declaran todas las entradas y salidas del sistema (como puertos).
En este caso el puerto SALIDA equivale a la salida E que se muestra en la figura 2, A, B ,C y D tambin
equivalen a las estradas y salidas de la figura 2.
En la linea 13 se declaran las seales que son cables que se conectan dentro del sistema, en este aso S1 y
S2.
De la linea 12 a la 21 se describe el comportamiento del sistema y se puede ver claramente a que equivale
S1 y S2, asi como C,D y SALIDA.
Al sintetizar y correr la implementacin el en software VIVADO se procedi a realizar el esquemtico del
circuito descrito en VHDL . En la figura 3 se puede apreciar.

Figura 3.- Esquemtico a partir del anlisis RTL en VIVADO

Simulacin De Comportamiento
Con ayuda del software de Xilinx VIVADO (versin 2016), se genera un test bench o banco de pruebas
cuyo objetivo es demostrar la veracidad de lo que describimos (una simulacin). Por fortuna el software
hace la mayora de la tarea. LA figura 4 muestra los resultados de la simulacin.

Figura 4.- Resultados de la simulacin en VIVADO

Se puede observar que los valores obtenidos de las salidas respecto a las entradas concuerdan
perfectamente con los valores de la tabla 1, sabiendo esto procedemos a la implementacin fisica del
sistema.
Implementacin en la FPGA BASYS 3
Para la implementacin fsica del sistema se escogieron los siguientes puertos fsicos
A = V17 ( suiche)
B= V16

( suiche)

C = U16 (LED)
D = E19 (LED)
SALIDA = U19 (LED)

Figura 5.- Estado del led ante una entrada A=0 y B=0
A y B son los suiche V17 y V16 que se encuentran en la esquina inferior izquierda de la imagen anterior ,
mientras que C es el led U16 , D es el led E19 (el led que esta encendido) y SALIDA es el led U19.

Dicho esto se observa que mientras A =0 y B= 0 C, D y SALIDA toman los siguientes valores.
Tabla 2.- Resultados con A y B iguales a cero.
A

SALIDA = E

Figura 6.- Estado del led ante una entrada A=0 y B=1
Se observa que mientras A =0 y B= 1; C, D y SALIDA toman los siguientes valores.
Tabla 3.- Resultados con A = 0 y B=1
A

SALIDA = E

Figura 7.- Estado del led ante una entrada A=1 y B=0
Se observa que mientras A =1 y B= 0; C, D y SALIDA toman los siguientes valores.

Tabla 4.- Resultados con A =1 y B=0

A

SALIDA = E

Figura 8.- Estado del led ante una entrada A=1 y B=0
Se observa que mientras A =1 y B= 0; C, D y SALIDA toman los siguientes valores.
Tabla 5.- Resultados con A y B iguales a 1
A

SALIDA = E

Colocando los resultados obtenidos de cada prueba fsica se obtiene la siguiente tabla de verdad del sistema
Tabla 6. Tabla de verdad del circuito lgico en VHDL
A

La tabla 1 y 6 concuerdan perfectamente.

CONCLUSIONES.

En base a la tabla 1 y comparando los resultados obtenidos con la simulacin y los resultados
prcticos, se puede concluir que concuerdan perfectamente y que el el circuito implementado con
VHDL fue descrito correctamente.

Se cumpli el objetivo de la practica.

BIBLIOGRAFA.
Marcos Snchez-lez. (Julio 2014). Introduccin a la Programacin en VHDL.

Facultad de Informtica Universidad Complutense de Madrid: Universidad

Complutense de Madrid.