Circuitos Secuenciales

Flip-Flops
Los circuitos secuenciales son aquellos en los cuales su salida depende de la entrada presente y
pasada. Dentro de estos circuitos se tienen a los Flip-Flops.

Los Flip-Flops son los dispositivos con memoria mas comnmente utilizados. Sus caractersticas
principales son:
1. Asumen solamente uno de dos posibles estados de salida.
2. Tienen un par de salidas que son complemento una de la otra.
3. Tienen una o mas entradas que pueden causar que el estado del Flip-Flop cambie.

A continuacin se describirn 4 tipos de Flip-Flops.

Flip-Flop S-R (Set-Reset)

La siguiente figura muestra una forma posible de implementar un Flip-Flop S-R. Utiliza dos
compuertas NOR. S y R son las entradas, mientras que Q y Q son las salidas (Q es generalmente la
salida que se busca manipular.)

Como existen varias formas de implementar un Flip-Flop S-R (y en general cualquier tipo de FlipFlop) se utilizan diagramas de bloque que representen al Flip-Flop. El siguiente diagrama de bloque
representa un FF S-R. Ntese que ahora, por convencin, Q se encuentra en la parte superior y Q en
la inferior.

Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de Estado y las Ecuaciones
Caractersticas. La siguiente tabla muestra la tabla de estado para un FF S-R.

S
0
0
0
0
1
1
1
1

R
0
0
1
1
0
0
1
1

Q
0
1
0
1
0
1
0
1

Q+
0
1
0
0
1
1
-

Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas Q. La salida Q es
la salida que en un tiempo t se puede detectar en el FF, es decir, es la salida en el tiempo actual. Q+
es la salida en el tiempo
, una vez que se ha propagado la seal en el circuito (recuerde que los
FF tienen un componente de retroalimentacin.) Por lo tanto
que tendr Q en el futuro una vez que se haya realizado la propagacin.

, es decir, es la salida

Si analizamos la tabla de estado, vemos que para si S = 0, R = 0 y Q = 0 1, la salida futura de Q (Q+)

ser siempre lo que se tena antes de la propagacin. A este estado (S = 0, R = 0) se le conoce por
tanto como estado de memoria.

Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el valor de Q antes de la
propagacin, es decir, se hace unreset de Q. Si por el contrario, se tiene S = 1, R = 0, entonces Q+ = 1
en ambos casos, por tanto se hace un set de Q.

Finalmente, ntese que la combinacin S = 1, R = 1 no es valida en el FF S-R. La razn es que dicho

estado vuelve inestable al circuito y, como una de las caractersticas de todo FF es que el estado es
estable, al usar dicha combinacin se esta violando este principio de los FF.

Ahora, si se mapea la informacin de la tabla de estado del FF S-R en un mapa de Karnaugh, se

obtiene la siguiente ecuacin caracterstica:
. Esta ecuacin describe tambin el
funcionamiento. Nos dice que Q+ ser 1 siempre y cuando se haga unset del FF o el reset no esta
activado y la salida tiene un 1 en ese momento.

Flip-Flop T
El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de cero a 1. Las
siguientes dos figuras muestran el diagrama de bloque y una implementacin del FF T mediante un
FF S-R y compuertas adicionales.

Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn conectadas a
compuertas AND, ambas conectadas a su vez a la entrada T. Adems, la entrada Q esta conectada a
R y Q a S. Esta conexin es as para permitir que el FF S-R cambi de estado cada que se le mande un
dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso significa que Q = 0, por lo tanto, al recibir T el
valor de 1, se pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un reset de Q.

La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T

T
0
1
0

S
0
1
0

R
0
0
0

Q
0
1
1

Q
1
0
0

1
0
1

0
0
1

1
0
0

0
0
1

1
1
0

La tabla de estado para el FF T se presenta a continuacin. Es muy sencilla: cuando T = 0 el estado de

Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es complementada y, por lo
tanto, Q+ = Q.

Tabla de estado para el FF T

T
0
0
1
1

Q
0
1
0
1

Q+
0
1
1
0

De la tabla de estado anterior, se obtiene la siguiente ecuacin caracterstica para el FF T

Q+ = T Q + TQ = T Q

Ahora bien, analicemos un poco ms el comportamiento del FF T y tratemos de responder la

siguiente pregunta: Qu pasa si T=1 por mucho tiempo?

Los valores de S y R cambiaran constantemente de la siguiente manera:

S = 0-> 1 -> 0 -> 1

R= 1-> 0 ->1 -> 0

es decir, el FF empezara a oscilar y por tanto no mantendra el estado (inestable.) Por lo tanto, la
mayora de los FF utilizan un reloj para determinar en que momento se tomar en cuenta el valor
que se encuentre en la entrada del FF. La siguiente figura muestra un FF T con reloj (CK)

Ntese que la entrada marcada como CK tiene un crculo. Este crculo indica que el FF tomar en
cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es uno (1), la entrada no ser
tomada en cuenta.

Flip-Flop J-K
El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la siguiente manera:

En J=1, K=1 acta como Flip-flop T

De otra forma, acta como flip-flop S-R
El siguiente diagrama de bloque es el perteneciente el FF J-K

Una implementacin tentativa de un FF J-K a partir de un FF S-R sin reloj es la siguiente:

La tabla de estado aparece a continuacin. Note que es muy parecida a la del FF S-R solo que ahora
los estados de J=1 y K=1 s son validos.

Tabla de estado del FF J-K

J
0
0
0
0
1
1
1
1

K
0
0
1
1
0
0
1
1

Q
0
1
0
1
0
1
0
1

Q+
0
1
0
0
1
1
1
0

De la tabla anterior se obtiene la siguiente ecuacin caracterstica mediante mapas de Karnaugh:

. Este flip-flop es uno de los ms comunes con reloj. El siguiente diagrama lo
muestra con entrada para reloj:

Flip-Flop D (Delay)
El flip-flop D es uno de los FF ms sencillos. Su funcin es dejar pasar lo que entra por D, a la salida
Q, despus de un pulso del reloj. Es, junto con el FF J-K, uno de los flip-flops mas comunes con reloj.
Su tabla de estado se muestra a continuacin:

D
0
0
1
1

Q
0
1
0
1

Q+
0
0
1
1

De la tabla se infiere que la ecuacin caracterstica para el FF D es: Q+= D. El siguiente diagrama de
bloques representa este flip-flop.

Inicializacin de Flip-Flops
Cuando se estn utilizando flip-flops en la construccin de circuitos, es necesario poder controlar el
momento en el que un FF empieza a funcionar y el valor con el que inicia su secuencia. Para esto, los
flip-flops cuentan con dos entradas que le permiten al diseador seleccionar los valores iniciales del
FF y el momento en el que empieza a funcionar. Estas entradas son llamadas en Ingls: Clear y
Preset.

Clear - inicializa Q en cero sin importar

entradas o reloj (
).
Preset - inicializa Q en 1 sin importar entradas o
reloj (

).

Para ambas entradas, si reciben el valor de:

0 : inicializan el FF en el valor
correspondiente.
1: el flip-flop opera normalmente
La siguiente figura muestra un FF J-K con entradas de inicializacin. Note que tanto la entrada Clear,
como la entrada Preset, tienen un crculo. Esto significa que la entrada funciona con un 0.

Ejemplos con Flip-Flops

Ejemplo: Disee un Flip-flop T a partir de un Flip-flop J-K con reloj.

Solucin:

Ejemplo: Convierta un Flip-flop S-R a un flip-flop D con reloj

Solucin:

D
0
1

Q+
0
1

S
D
D

R
D
D

4.3 Elementos biestables: Flip-flops R-S, M-S, J-K, T y D, sncronos y asncronos

Biestables.
Los biestables son el primer eslabn de componentes para la memorizacin de datos. A partir
del elemento ms simple.
Los circuitos con re alimentacin no son combinacionales. Constituyen un nuevo tipo, los
llamados secuenciales.
La caracterstica principal de un circuito secuencial es que su salida no slo depende de
su entrada, sino de sus entradas anteriores, que quedan recogidas en lo que llamaremos
estado.
Supongamos el siguiente circuito elemental con realimentacin.

Tipos de biestables y su utilizacin:

RS
ASINCRONO
uso comun
POR EL NIVEL
interes teorico
POR FLANCO
interes teorico
MAESTRO
uso comun
ESCLAVO

JK
interes teorico
interes teorico
uso comun
uso comun

T
uso comun
uso comun
uso comun

interes teorico
interes teorico

Flips-Flops

Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de

permanecer en un estado determinado o en el contrario durante un tiempo indefinido. Esta
caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El
paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas
entradas los biestables se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si
las entradas de control dependen de la de sincronismo se denominan sncronas y en caso
contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las
sncronas.
Aplicaciones

Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos

biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter
ASCII en la memoria de un ordenador, o cualquier otra clase de informacin.

Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables

almacenan el estado previo de la mquina que se usa para calcular el siguiente.

El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie
de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable
puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del
conjunto considerado como una cadena de salidas de todos los biestables es el conteo en
cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1,
donde n es el nmero de biestables usados.

Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la
frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima
salida.

Biestable RS
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales
permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la
ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la
vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a
bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas
NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar
ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las
tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).
Biestable RS (Set Reset) asncrono
Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR,
segn se muestra en la siguiente figura:

Tabla de verdad biestable RS

R
0
0
1
1
N. D.= Estado no
deseado q= Estado
de memoria

S
0
1
0
1

Q (NOR)
q
1
0
N. D.

Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b).

Q' (NAND)
N. D.
0
1
q

Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir
o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un
biestable sncrono a partir de una asncrona, junto con su esquema normalizado:
Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C
0
1
1
1
1
X=no importa

R
X
0
0
1
1

S
X
0
1
0
1

Q (NOR)
q
q
1
0
N. D.

Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se
aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un
dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo
tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco
del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del
modo de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:
Qsiguiente=D

y su tabla de verdad:
D
0
1
X=no importa

Qsiguiente

X
X

0
1

Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero
(zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo
de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de procesamiento
digital de seales (DSP en ingls) mediante la transformada Z.
Ejemplo: 74LS74

Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de
estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara
mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el
nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se
corresponde a la entrada T.
La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:
T
0
0
1
1

Q
0
1
0
1

Qsiguiente
0
1
1
0

Biestable JK

Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idntico al del
flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en
que el flip-flop J-K no tiene condiciones no validas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la
ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse
ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J
0
0
0
1
1
1
X=no importa

K
0
0
1
0
1
1

Q
0
1
X
X
0
1

Qsiguiente
0
1
0
1
1
0