Documenti di Didattica
Documenti di Professioni
Documenti di Cultura
combinacionales MSI
Identificar y caracterizar
las funciones digitales ms relevantes
de carcter combinacional.
03
41
03
A. Sistema binario
Aunque en las Unidades anteriores hemos hecho alguna
referencia a la equivalencia entre el sistema decimal y el
sistema binario, ste es el momento de efectuar el estudio de este ltimo sistema de numeracin, describiendo
los procesos de transformacin de decimal a binario y
viceversa.
El sistema en base dos utiliza nicamente los smbolos
0 y 1. A cada cifra o dgito de un nmero binario se le
denomina bit (acrnimo de BInary digiT, dgito binario).
Ejemplo:
2
21
1
2
10
0
2
5
1
2
2
0
2
1
Ejemplo:
1 . 25 + 0 . 2 4 + 1 . 2 3 + 1 . 2 2 + 0 . 2 1 + 1 . 2 0 =
= 32 + 0 + 8 + 4 + 0 + 1 = 45
B. Cdigos
b) Pasar 0,1001 a decimal.
1 . 21 + 0 . 22 + 0 . 23 + 1 . 24 = 11 + 14 = 0,5625
2
2
Para pasar un nmero decimal entero binario, se realizan
divisiones sucesivas entre dos, hasta que el ltimo
cociente sea inferior a dos. El nmero binario ser el formado por el ltimo cociente, que ser el bit de mayor
peso, y los restos de cada divisin.
42
03
Binario natural.
En BCD exceso tres no se utilizan ni las tres primeras ni las tres ltimas; en consecuencia, est formado por las diez combinaciones intermedias.
Sistema
decimal
BCD
natural
BCD exceso
tres
BCD
Aiken
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
Tabla 3.1. Equivalencia entre el sistema decimal y los cdigos de la familia BCD.
43
03
0
1
2
3
4
5
6
7
8
9
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
ASCII
1
0
1
1
0
0
1
1
0
1
b4
b3
b2
b6
b5
0
0
NUL
EOT
11
12
13
14
44
03
15
RS
>
63
}
126
n
111
|
125
110
95
{
124
109
94
79
z
123
108
93
78
y
122
107
92
77
62
47
US
<
x
121
106
91
76
61
46
31
SI
GS
SO
w
120
105
90
75
60
45
30
15
FS
CR
v
119
104
89
74
59
44
29
14
ESC
FF
u
118
103
88
73
58
43
28
13
SUB
VT
t
117
102
87
72
57
42
27
12
EM
LF
11
s
116
101
86
71
56
41
26
r
115
100
85
70
55
CAN
HT
10
&
40
25
q
114
99
84
69
54
39
ETB
BS
SYN
24
p
113
98
83
68
53
38
23
BEL
NAK
ACK
7
112
97
82
67
52
37
22
10
DC4
ENQ
6
96
81
66
51
36
21
DC3
5
80
65
50
35
20
DC2
4
64
49
34
19
ETX
SP
DC1
STX
3
48
33
18
DLE
SOH
2
32
17
1
16
b1
b2
b3
b4
b5
b6
b1
0
b7
b7
Cdigos de paridad
~
127
DEL
Cdigo Hamming
C1 = b1 b3 b5 b7
C2 = b2 b3 b6 b7
C3 = b4 b5 b6 b7
b2-b3-b6-b7
b4 = b3 b5 b7
C1 = 0 0 1 0 = 1
b4-b5-b6-b7
C2 = 0 0 1 0 = 1
Es decir, mediante una funcin O exclusiva de tres
variables. De la misma manera, b2 y b4 se generan con
puertas del mismo tipo, tomando como referencia las
funciones:
La combinacin C3 C2 C1 ser en este caso 011, que equivale al nmero tres decimal. Esto quiere decir que el bit
equivocado es el b3, es decir, el tercero comenzando a
contar por la derecha.
b2 = b3 b6 b7
b4 = b5 b6 b7
0
1
2
3
4
5
6
7
8
9
C3 = 0 1 1 0 = 0
b7
b6
b5
b4
b3
b2
b1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
45
03
En la Figura 3.1 se muestra el smbolo y el diagrama de conexin del codificador prioritario 74148, fabricado en tecnologa TTL.
GS (Group Signal)?
Salidas
Entradas de datos
Vcc
EO
GS
16
15
14
13
12
11
EO GS
Salida
de datos
0
A0
10
A0
4
6
EI
A2 A1
Entradas
EI
A2
A1 GND
Entradas de datos
Salidas
de datos
Inhibicin
Fig. 3.1. Smbolo lgico y diagrama de conexin del 74148.
0
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
0
1
3
X
X
X
X
0
1
1
1
4
X
X
X
0
1
1
1
1
5
X
X
0
1
1
1
1
1
6
X
0
1
1
1
1
1
1
7
0
1
1
1
1
1
1
1
A2
Salidas
A1 A0
Tabla 3.5.
46
03
2
X
X
X
X
X
0
1
1
( 0 a 7) de la Tabla 3.6, podemos comprobar que aparece una cantidad considerable de trminos indiferentes. Esto indica que, cuando una determinada
entrada est activada (nivel L), el dispositivo codifica
el nmero correspondiente a esa entrada sea cual sea
el estado de todas las lneas que se encuentren a su
izquierda; es decir, el circuito reconoce la entrada de
valor ms alto. Por esta razn se dice que el 74148 es
un codificador prioritario.
GS muestra un nivel bajo cuando alguna de las entradas est activada, siendo su estado el inverso cuando
todas las entradas estn inactivas o el circuito est
inhibido.
(15)
(14)
1
_
EI
H
L
L
L
L
L
X
L
L
L
Entradas
Salidas
_ _ _ _ _ _ _ _ _ _ _ _ _
0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
X
H
X
X
X
X
X
X
X
H
X
H
X
X
X
X
X
X
L
H
X
H
X
X
X
X
L
L
H
H
X
H
X
X
X
X
H
H
H
H
X
H
X
X
X
L
H
H
H
H
X
H
X
X
L
H
H
H
H
H
X
H
X
L
H
H
H
H
H
H
X
H
L
H
H
H
H
H
H
H
H
H
L
L
L
L
H
H
H
H
H
H
L
L
H
H
L
L
H
H
H
H
L
H
L
H
L
H
L
H
H
H
L
L
L
L
L
L
L
L
H
L
H
H
H
H
H
H
H
H
(10)
(11)
(12)
(9)
EI
A0
(2)
A1
(3)
(4)
(6)
GS
(1)
(7)
5
EO
(5)
A2
(6)
47
03
En la Figura 3.3 se muestra el smbolo y el diagrama de conexin del decodificador 7447 y en la Figura 3.4 el circuito de conexin a un display de 7 segmentos. Este elemento est constituido por siete LED (diodos emisores de
luz) cuyos nodos estn conectados a un punto comn, VCC, de alimentacin.
Representar, en la Tabla 3.7, la relacin entre todas las posibles combinaciones binarias aplicadas a las entradas y la informacin suministrada
por el display, rellenando los segmentos que se iluminan en cada caso.
Salidas
Vcc
16
15
14
13
12
11
10
f Vcc a
a
f
BI/
LT RBO RBI D A
LT
Entradas
BI/ RBI
RBO
7x150
15
A GND
Tabla 3.7.
48
03
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
13
B
1
0
1
1
0
12
11
10
de
7447
Entradas
0
1
0
1
14
d Vcc c
de
BI/
LT RBO RBI D A
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
N. decimal o
_
funcin decimal LT
Entradas
_
_
RBI
BI/RBO
_
a
_
b
_
c
Salidas
_
_
d
_
f
_
g
10
11
12
13
14
15
BI
RBI
LT
49
03
(7)
(13)
(1)
(12)
(11)
C
(2)
(6)
(10)
(9)
BI/ (4)
RBO
(15)
LAMPTEST
(3)
RBI
(5)
(14)
Como en el caso del apartado anterior, es posible deducir las funciones de salida a partir de las variables de
entrada, pero el proceso tambin es aqu muy laborioso.
Por ltimo, en la Figura 3.5 de la pgina siguiente se
muestra el diagrama lgico del decodificador 7447, formado por un conjunto de puertas de diferentes tipos.
Centenas (3)
fg
7447
D C B A
BI/
RBO
RBI
LT
D C B A
BI/
RBO
Vcc
Unidades (1)
fg
7447
H
L
50
03
Vcc
Decenas (2)
fg
7447
RBI
LT
D C B A
BI/
RBO
RBI
LT
Actividad en el aula
En la Figura 3.7 se muestra el smbolo y el diagrama de conexin del multiplexador 74151 fabricado en tecnologa TTL.
Lneas de
seleccin
Entradas de
seleccin
Entradas de datos
Entradas
Vcc
D4
D5
D6
D7
D0
D1
D2
16
15
14
13
12
11
10
D4 D5 D6 D7
B
C
D3
D 2 D1 D 0
D3
D2
D1
D0
S GND
Entradas de datos
Salidas
Inhibicin
D3
D4
Salidas
D5
D6
D7
Tabla 3.9.
salidas complementarias: Y y W.
En un circuito de este tipo, la relacin entre el nmero de
lneas de entrada de informacin y el nmero de entradas de
seleccin n debe ajustarse siempre a la siguiente regla: N = 2n.
51
03
D0
D1
Entradas de datos
D2
D3
D4
D5
D6
Entradas de seleccin
D7
(7)
(4)
(3)
(2)
(1)
(5)
(6) W
(18)
Salidas
Enable
(14)
(13)
(12)
A
B
C
A travs de las tres entradas de control, este componente permite seleccionar cada una de sus ocho lneas
de datos y presentar la informacin correspondiente en
las salidas Y y W.
Como se puede comprobar, un nivel alto en la entrada
F = A B C D0 + A B C D1 + A B C D2 + A B C D3 + A B C D4 +
+ A B C D5 + A B C D6 + A B C D7
52
03
Entradas
Seleccin
Inhibicin
C
B
A
S
X
L
L
L
L
H
H
H
H
X
L
L
H
H
L
L
H
H
X
L
H
L
H
L
H
L
H
X
L
L
L
L
L
L
L
L
Salidas
Y
X
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
El diagrama lgico, en el que se contemplan todas las entradas y todas las salidas, es el que se muestra en la Figura 3.8.
Entradas de datos
Vcc
16
15
14
13
12
11
10
8
7
0
2
GND
Salidas de datos
Actividad en el aula
5
D
0
0
0
0
0
0
0
1
1
Entradas
C
B
0
0
0
0
1
1
1
0
0
Tabla 3.11.
0
0
1
1
0
1
1
0
0
A
0
1
0
1
0
0
1
0
1
Salidas
3 4 5 6
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Entradas
B
A
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Salidas
3
4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Tabla 3.12.
53
03
(15)
(1) 0
(2)
A
(3)
(4)
Entradas
D C B A
0 1 2
Salidas
3 4 5 6 7 8 9
L
L
L
L
L
L
L
L
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
L
L
L
L
H
H
H
H
L
L
L
L
H
H
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
(14)
B
(5)
B
(13)
C
C
(12)
(6) 5
(7)
(9)
D
D
(10)
D
(11)
54
03
Para comprender el funcionamiento como demultiplexador, resulta de gran ayuda detenerse en las diagonales
marcadas en la Tabla 3.13.
Entradas de datos
Vcc
A3
B2
A2
A1
B1
A0
B0
16
15
14
13
12
11
10
A 3 B2 A 2 A 1 B1 A 0
B0
B3
Entradas
A0 B3
A3
A2
A1
B2
B1
B0
A=B
Salidas
A>B A<B
IN
B3
Entrada
de datos
IN
Salidas
de datos
Tabla 3.14.
55
03
Esta tcnica de conexionado puede ser empleada para comparar palabras de ms bits, acoplando otros componentes.
El gran inconveniente de la conexin serie es la acumulacin de los tiempos de conmutacin de cada uno de los
circuitos. La respuesta definitiva a las salidas de la ltima
etapa no se produce hasta que no se comparan los bits
menos significativos de todos los dispositivos anteriores.
Entradas
Salidas
Entradas montaje
paralelo
A3, B3
A2, B2
A1, B1
A0, B0
A>B
A<B
A=B
A>B
A<B
A=B
A3 > B3
A3 < B3
A3 = B3
A2 > B2
A3 = B3
A2 < B2
A3 = B3
A2 = B2
A1 > B1
A3 = B3
A2 = B2
A1 < B1
A3 = B3
A2 = B2
A1 = B1
A0 > B0
A3 = B3
A2 = B2
A1 = B1
A0 < B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
A3 = B3
A2 = B2
A1 = B1
A0 = B0
Actividad en el aula
A7 B7 A6 B6 A5 B5 A4 B4
15
13
14
12
11
10
A3 B 3 A 2 B2 A1 B1 A 0 B 0
15
13
14
12
11
10
A3 B3 A2 B2 A1 B1 A0 B0
A3 B 3 A 2 B2 A1 B1 A 0 B 0
7485
7485
56
03
Comprobar los valores de las salidas A = B , A > B y A < B del conjunto, para varios valores de las palabras A y B.
Salidas
L H L
Entradas
Fig. 3.12. Comparador de dos palabras de ocho bits con dispositivos 7485 en serie.
A3
B3
(15)
(1)
(5)
A2
B2
A<B
A=B
A>B
A>B
(13)
(14)
(2)
(3)
(6)
A=B
(4)
A1 (12)
B1
(11)
(7)
A<B
A0 (10)
B0
(9)
57
03
Entradas
(MSB) B23
A23
B22
A22
B21
A21
B20
A20
B19
A19
B18
A18
B17
A17
B16
A16
B15
A15
B14
A14
B13
A13
B12
A12
B11
A11
B10
A10
B9
A9
B8
A8
B7
A7
B6
A6
B5
A5
B4
A4
B3
A3
B2
A2
B1
A1
(LSB) B0
A0
L
H
L
B3
A3
B2
A2
B1
A1
B0
A0
A <B
A =B
A >B
A <B
A =B
A >B
NC
B3
A3
B2
A2
B1
A1
B0
A0
A <B
A =B
A >B
A <B
A =B
A >B
NC
B3
A3
B2
A2
B1
A1
B0
A0
A <B
A =B
A >B
A <B
A =B
A >B
NC
B3
A3
B2
A2
B1
A1
B0
A0
A <B
A =B
A >B
A <B
A =B
A >B
NC
B3
A3
B2
A2
B1
A1
B0
A0
A <B
A =B
A >B
A <B
A =B
A >B
B3
A3
B2
A2
B1
A1
B0
A0
A<B
A=B
A>B
Fig. 3.14. Comparador de dos palabras de 24 bits con seis circuitos 7485 en conexin paralela.
58
03
A <B
A =B
A >B
Salidas
Actividades finales
a) 36,75
b) 12,525
c) 102,125
d) 50,225
BP
a) 110011
b) 10011110
c) 001000,0101
d) 11110000,1110
Fig. 3.15. Diagrama de un generador de paridad par para una palabra de 6 bits.
9
3
Ensayo y experimentacin con un generador/detector de paridad para palabras de 7 bits (incluido el de paridad).
Montar un circuito detector como el de la Figura 3.16 y acoplar el generador de la Figura 3.15, simulando un fallo en la transmisin (mediante
un conjunto de conmutadores). Observar el valor de la salida D.
a) 4 725
b) 839
c) 10 637
d) 235
Expresar en ASCII:
a) B
b) 7
c) h
d) LF
BP (Bit de Paridad)
c
d
2
NBP
5
e) DEL
f) *
g) :
f
BP
6
D
10
59
01