UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Universidad del Per Decana de Amrica

FACULTAD DE INGENIERIA ELCTRICA Y ELECTRNICA

Informe N 5

Tema: Mquinas de estado finito

Alumno:
Espinoza Quispe, Roger
10190221
Profesor: Alarcn Matutti Ruben
Horario: Martes 4:00 7:00 pm

2015-II

A) Revisar el ejemplo 8051Traffic.sch

- Buscar en internet informacin
microprocesador de INTEL 8051.

sobre

la

arquitectura

del

Se trata de un microcontrolador de 8 bit, internamente su

memoria est dividida en dos:
Para programar: 4Kx8bits del tipo ROM
Para los datos: 128x8bits del tipo RAM

Est compuesto por 4 controladores de Puerto:

Port 0 Drivers: de 8 bits de canal abierto bidireccional I/O.
Port 1 Drivers: de 8 bits bidireccional I/O con pull ups internos.
Port 2 Drivers: de 8 bits bidireccional I/O con pull ups internos.
Port 3 Drivers: de 8 bits bidireccional I/O con pull ups internos.
Reset:
Entrada de reset. En estado alto en este pin durante dos ciclos de
la mquina, mientras que el oscilador est funcionando restablece
el dispositivo.
ALE/PROG:
Direccin Latch Enable impulso de salida para enganchar el byte
bajo de la direccin durante los accesos a memoria externa.

En ALE funcionamiento normal se emite a una velocidad constante

de (/ 6 la frecuencia del oscilador, y se puede utilizar para medir el
tiempo externo o fines de reloj. Tenga en cuenta, sin embargo, que
un pulso ALE se salta durante una visita a la memoria de datos
externa.
PSEN:
Programa tienda Habilitar es el estroboscpico de lectura a la
memoria de programa externo.
Cuando el dispositivo se est ejecutando cdigo de la memoria de
programa externo, PSEN se activa dos veces cada ciclo de la
mquina, excepto que dos activaciones PSEN se omiten durante
una visita a la memoria de datos externa.
EA/Vpp:
EA permite acceso externo debe ser atado a VSS con el fin de
permitir que cualquier dispositivo MCS 51 microcontrolador a
buscar cdigo desde ubicaciones de memoria de programa
externo 0 a 0FFFH (0 a 1FFFH, en el 8032AH y 8052AH).
XTAL1:
Entrada inversora del amplificador Oscilador.
XTAL2:
Salida inversora del amplificador Oscilador.
ste microcontrolador est basado en la Arquitectura Harvard (es
decir, existen espacios de direcciones separados para cdigo y
datos). Aunque originariamente fue diseado para aplicaciones
simples, se permite direccionar 64 KB de ROM externa y 64 KB de
RAM por medio de lneas separadas chip select para programa y
datos.
Adicionalmente, el microcontrolador contiene una memoria
interna, dividida en dos partes: los SFR y memoria de propsito
general. Los SFR (Special Function Registers), son los registros
proporcionados por el microcontrolador, y tienen asignadas
direcciones en esta memoria interna. El acceso a esta memoria
interna es ms rpido que el acceso a la memoria externa, pero es
de tamao limitado. Parte de esta memoria interna adems se usa
como pila durante las llamadas a funcin y el proceso de
interrupciones.
Una caracterstica particular del 8051 es la inclusin de una
unidad de proceso booleano que permite que operaciones de nivel
de bit lgica booleana se ejecuten directa y eficientemente en
registros internos. Esto ha hecho que el 8051 sea muy popular en
aplicaciones de control industrial.
Otra caracterstica muy valorada es que tiene cuatro conjuntos
separados de registros. A menudo se usa esta caracterstica para
reducir la latencia de interrupcin. (La rutina que maneja la
interrupcin declara usar otro conjunto de registros, evitndose de
esta manera tener que salvar en la pila los registros originales).

La mayora de los 8051 incluyen una o dos UARTs, dos o tres

temporizadores, 128 o 256 bytes de RAM interna (16 bytes de los
cuales son direccionables a nivel de bit), cuatro o cinco registros
de entrada/salida y entre 0k-54K de memoria interna de
programa. El ncleo 8051 original ejecuta un ciclo mquina cada
12 ciclos de reloj, requiriendo la mayora de instrucciones uno o
dos ciclos mquina. Pero actualmente la mayora de fabricantes
ofrecen versiones mejoradas que solo requieren de 2 a 4 ciclos de
reloj por cada instruccin mquina.
Los microcontroladores 8051 modernos ofrecen muchas mejoras
sobre el original. Mejoras comunes incluyen watchdog timers (un
temporizador programable que "resetea" el microcontrolador si no
se refresca en cierto tiempo), osciladores internos, memoria de
programa Flash ROM interna, cdigo de inicializacin en ROM,
almacenamiento en EEPROM interna, IC, SPI, USB, generadores
PWM, conversores analgicos A/D y D/A, relojes de tiempo real
RTC, temporizadores y contadores extra, facilidades de depuracin
internas, ms fuentes de interrupcin, modos de bajo consumo,
interfaz CAN, etc.
-

Describir y hacer un diagrama de flujo de la programacin del

ejemplo indicado.

Se trata de un semforo.

SE CARGA EL
PROGRAMA EN
ASSEMBLY

SE ACTIVA EL
uPROCESADOR
PONIENDO EN
ESTADO ALTO EL
PIN RST.

1 CASO
V1=V2=URG="0"

SE ACTIVAN P3p2 Y
P3p7

2 CASO
V1="1"
V2=URG="0"
SE ACTIVAN
SECUENCIALMENTE
SOLO EN UN CICLO:
P3p2, P3p3, P3p4,
P3p5

3 CASO
V2="1"
V1=URG="0"

IGUAL QUE EL 1
CASO

4 CASO
V1=V2="1"
URG="0"

SE ACTIVAN LIGHT
1Y2
SECUENCIALMENTE

5 CASO
V1=V2=URG="1"

SE SCTIVAN
INTERMITENTES
P3p3 Y P3p6

B)

q4

C) En la figura, por la lnea de entrada serie Y llegan datos de 0 a 9 en

cdigo BCD natural empezando con el bit menos significativo.
Considerar que siempre se tiene un primer bit igual a uno para
indicar el comienzo de cada dato BCD y cuando no llegan datos la
entrada permanece en cero. La salida Z debe ponerse a uno si a
la entrada llega alguna combinacin que no pertenezca al cdigo
BCD. Disear el circuito FSM secuencial sncrono, definir su diagrama
de estados.

0/0

1/0

q
2

x/0

1/0
0/0

q
3

x/0

0/0
q
5

1/1

x/0

1/0

0/0
q x/0
0

q6
q
7

0
q0/0
q2/0
q3/0
q5/0
q6/0
q0/0
q0/0
q0/0

q0
q1
q2
q3
q4
q5
q6
q7

q0
q1
q2
q3
q4
q5
q6
q7

1
q1/0
q2/0
q4/0
q6/0
q6/0
q0/0
q0/1
q0/0

Q3n

Q2n

Qn

D3

D2

D1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0

0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0

0
0
1
1
1
0
0
1
1
1
0
0
0
0
0
0

0
1
0
0
1
0
1
0
0
0
0
0
0
0
0
0

00
01
11
10

00
0
0
0
1

01
0
1
0
1

Q3n
+1
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0

Q2n
+1
0
0
1
1
1
0
0
1
1
1
0
0
0
0
0
0

11
0
1
0
0

10
0
1
0
0

11
1
1
0
0

10
1
0
0
0

Q3 n . Q 2n . Y + Q 3 n .Q 2 n .Qn
D3=Q 3 n . Q 2 n . Qn+
Q3 n . Q 2n .(Y + Qn)
D3=Q 3 n . Q 2 n . Qn+

00
01
11
10

00
0
1
0
1

01
0
0
0
1

. Y +Q 3 n . Q 2 n . Qn
+ Q3 n . Qn . Y + Q 3 n. Q 2 n. Qn
D 2=Q 3 n. Q 2 n. Qn

Qn+
1
0
1
0
0
1
0
1
0
0
0
0
0
0
0
0
0

 Y +Q 3 n . Q 2 n . Qn+
Q3 n . Qn.(Y + Q 2 n)
D 2=Q 3 n. Q 2 n. Qn.

00
01
11
10

00
0
1
0
0

01
1
0
0
0

11
0
0
0
0

10
0
1
0
0

Y + Q 3 n .Q 2 n. Y
D1=Q3 n . Q 2n . Qn.
.Y +Q 2 n . Y )
D1=Q3 n .( Q 2 n . Qn

00
01
11
10

00
0
0
0
0

01
0
0
1
0

.Y
Z =Q3 n . Q 2 n . Qn

11
0
0
0
0

10
0
0
0
0

2) Disee un circuito secuencial sncrono FSM cuya salida sea 1

cuando en su entrada se presente la secuencia 101. Use FF-D.
X=1/S
=0

X=0/S
=0

X=0/S
=0

X=1/S
=0

X=0/S
=0

1
X=1/S
=1

X=0/S
=0

X=1/S
=0

1
Q
n
0
0
0
0
1
1
1
1

Q2
n
0
0
1
1
0
0
1
1

X
0
1
0
1
0
1
0
1

Qn
+1
0
0
1
0
1
0
0
0

Q2n
+1
0
1
0
1
0
0
0
0

D
1
0
0
1
0
1
0
0
0

Mapas de Karnaugh

D1= Qn. Q2 n . X

QnQ
2n\X
00
01
11
10

0
1
0
1

0
0
0
0

n . X
Qn. Q2

D
2
0
1
0
1
0
0
0
0

S
0
0
0
0
0
1
0
0


D2= Qn. X
QnQ
2n\X
00
01
11
10

0
0
0
0

1
1
0
0

S= Qn. Q2 n . X
QnQ
2n\X
00
01
11
10

0
0
0
0

0
0
0
1

Implementando el circuito