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ARQUITECTURA DE COMPUTADORAS II

Funciones
Estructura
Componentes
Registros
ALU
Unidad de Control
Memorias
Buses
Entrada/Salida
Memorias externas
Elementos Perifericos
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Ley de Moore
El numero de transistores por chip se duplica
cada ao
El costo del chip permanece sin cambios
CADA 18 MESES SE DUPLICA LA POTENCIA DE
CALCULO SIN MODIFICAR EL COSTO

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COMPUTADORAS II

Crecimiento CPU/Transistores

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Performance
Se incrementa la velocidad del procesador
Se incrementa la capacidad de la memoria
La velocidad de la memoria corre siempre por
detras de la velocidad del procesador

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Caracteristicas del Procesador y la


Dram

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Soluciones
Incrementar el numero de bits que se manejan
simultneamente
Cambiar las interfaces de las Dram
Cache

Reducir la frecuencia con que se debe acceder a la


memoria principal
Cache mas complejas y cache en el chip

Incrementar el ancho de banda en la interconeccion


Buses de alta velocidad
Buses de diferente jerarquia segn el uso
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COMPUTADORAS II

ARQUITECTURA
Arquitectura son aquellos atributos visibles al
programador
Set de instrucciones, numero de bits usados para
representacion de datos, mecanismos de E/S,
tecnicas de direccionamiento, etc.

Organizacion es como se implementan estos


atributos
Seales de control, Interfaces, Tecnologias de
memoria
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MODELO OSI

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Funciones
Las funciones de una computadora son:
Procesar Datos
Almacenar datos
Mover datos
Controlar los procesos anteriores

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Vista Funcional

Almacenar

ENTRADA
DE DATOS

CONTROL

Procesar

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Vista Funcional
Movimiento de datos e.j. Teclado a pantalla

Almacenar

ENTRADA
DE DATOS

CONTROL

Procesar

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Vista Funcional
Almacenamiento e.j. Bajar de Internet a disco

Almacenar

ENTRADA
DE DATOS

CONTROL

Procesar

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Vista Funcional
Proceso de o hacia almacenamiento
al dia mov. bancario

e.j. Poniendo

Almacenar

ENTRADA
DE DATOS

CONTROL

Procesar

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Vista Funcional
Procesando desde almacenamiento a E/S e.j.
Imprimiendo el estado bancario
Almacenar

ENTRADA
DE DATOS

CONTROL

Procesar

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EL MODELO Von Neumann


El modelo Von Neumann tiene 5 componentes
basicos:
(1) Unidad de entrada
(2) Unidad de salida
(3) Unidad Aritmetica Logica
(4) Unidad de Memoria

(5) Unidad de Control

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EL MODELO Von Neumann

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EL MODELO HARVARD

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Arquitectura Harvard originalmente se refera a


las ARQUITECTURAS DE COMPUTADORAS que
utilizaban dispositivos de almacenamiento
fsicamente separados para las instrucciones y
para los datos (en oposicin a la Arquitectura de
Von Neumann)

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Se puede fabricar memoria mucho ms rpida, pero a costa de un


precio muy alto. La solucin, por tanto, es proporcionar una
pequea cantidad de memoria muy rpida conocida con el nombre
de CACHE. Mientras los datos que necesita el procesador estn en
la cach, el rendimiento ser mucho mayor que si la cach tiene
que obtener primero los datos de la memoria principal. La
optimizacin de la cach es un tema muy importante de cara al
diseo de computadoras.
La arquitectura Harvard ofrece una solucin particular a este
problema. Las instrucciones y los datos se almacenan en cachs
separadas para mejorar el rendimiento. Por otro lado, tiene el
inconveniente de tener que dividir la cantidad de cach entre los
dos, por lo que funciona mejor slo cuando la frecuencia de lectura
de instrucciones y de datos es aproximadamente la misma. Esta
arquitectura suele utilizarse en PICs, o Microprocontroladores,
usados habitualmente en productos para procesamiento de audio y
video.
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El modelo con BUS


Es un refinamiento del modelo Von Neuman
Su propsito es el de reducir la cantidad de
conexiones entre la CPU y sus sistemas
La comunicacin entre componentes se maneja
por un camino compartido llamado BUS, el cual
esta compuesto por
Bus de datos
Bus de direcciones
Bus de control
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BUS

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COMPUTADOR
Se construye una configuracin de uso general
de funciones lgicas y aritmticas
Este hardware realizara diferentes funciones de
acuerdo a las seales de control aplicadas al
mismo
Acepta DATOS, SEALES DE CONTROL y
PRODUCE RESULTADOS
En lugar de reconfigurar el hardware,
reconfiguramos las SEALES DE CONTROL para
cada caso
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Seales de control
Cada programa es una secuencia de pasos
En cada paso se realiza una operacin
aritmtica o lgica con ciertos datos.
Para cada paso se necesita un nuevo conjunto
de seales logicas

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SOLUCION
Asociar un CODIGO ESPECIFICO a cada posible
conjunto de SEALES DE CONTROL.
Aadir al HARDWARE DE USO GENERAL una
parte encargada de generar las SEALES DE
CONTROL a partir del CODIGO ESPECIFICO.

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Pipeline
La arquitectura en pipeline consiste en ir
transformando un flujo de datos en un proceso
comprendido por varias fases secuenciales,
siendo la entrada de cada una la salida de la
anterior.

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CPU
SECCION DE DATOS
REGISTROS
UNIDAD ARITMETICA LOGICA

SECCION DE CONTROL
interpreta las instrucciones y realiza la transferencia entre registros. Es
responsable de la ejecucion de las instrucciones del programa, las que
se almacenan en la memoria principal

Interfaz entre la unidad de control y la unidad de datos.


Comprende los registros PC (program Counter) y el IR
(Instruccin Register)
El CONTADOR DE PROGRAMA
Contiene la direccin de la instruccin en ejecucin. La
instruccin a la que apunta el PC se rescata de memoria y se
almacena en el IR, desde donde se la interpreta.
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MEMORIA
Consiste en un conjunto de registros numerados
(direccionados) en forma consecutiva.
Bit
4 bits: 1 nibble
8 bits: 1 octeto
Las palabras pueden se de 16, 32, 64, 128 o mas bits.
La estructura de la memoria consiste en un arreglo
lineal de las diversas locaciones ordenadas en forma
consecutiva
El numero que identifica en forma univoca cada palabra
se define como su direccin
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Mapa de memoria

Los dispositivos de Entrada/Salida


se tratan como posiciones de
memoria

0
2048

Una Memoria con un espacio de


direcciones de 32 bits tiene una
capacidad maxima de
direccionamiento de 232 bytes = 4
Gigabytes
PUNTERO DE
PILA

231-4
DISCO
TERMINAL
IMPRESORA

232-4
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SISTEMA
OPERATIVO
ESPACIO PARA EL
USUARIO

PILA DEL SISTEMA


FONDO DE LA PILA

CODIGOS DE
INSTRUCCION

INTERPRETE DE
INSTRUCCIONES

DATOS

FUNCIONES LOGICAS Y
ARITMETICAS DE USO
GENERAL

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RESULTADOS

Estructura
Perifericos

Computadora
Memoria
principal

CPU
Computer

BUS

E/S
Lineas de
comunicacion
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Estructura - CPU
CPU
Computer

Registros

E/S
BUS
Memoria

CPU

Conecciones
Internas CPU

Unidad de
control
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ALU

Estructura Unidad de Control


Unidad de Control
CPU

Secuencias
logicas

ALU
Con.
Registers

Unidad
De
Control

Unidad de control
Registros y
Decodificadores

Control
De la
memoria
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COMPUTADORAS II

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COMPUTADORAS II

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Procesador

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UNIDAD DE
CONTROL
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Que es un programa?
Una secuencia de pasos
Para cada paso se realiza una operacion logica o
matematica
Para cada operacion se necesita un set de
seales de control diferentes

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La CPU genera las direcciones, mientras que la


memoria las recibe.
El usuario escribe un programa en lenguaje de
alto nivel, el cual se traduce a un lenguaje
ensamblador por medio de un programa

compilador
Un programa ensamblador convierte el
programa en lenguaje simbolico o lenguaje de
maquina

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Lenguaje de maquina: Lenguaje que puede


entender el hardware. Utiliza palabras binarias
Lenguaje ensamblador (o simbolico):
Funcionalmente equivalente al lenguaje de
maquina pero que utiliza nombres mas intuitivos
(More, Add, Jump)
Add r0, r1, r2 0110 1011 1010 1101
ENSAMBLADOR

MAQUINA

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FUNCION DE LA UNIDAD DE
CONTROL
Para cada operacin se provee un codigo unico
e. J. ADD, MOVE

Un segmento de hardware acepta ese codigo y


genera las seales de control necesarias

YA TENEMOS UNA
COMPUTADORA
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Formato de lenguaje simbolico

Lab_1: addcc %r1, %r2, %r3 ;Ejemplo de codigo simbolico


Rotulo
Comentario
Mnemonico
Operandos de destino
Operandos de origen

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Mediante un programa
ensamblador convierte el
programa mnemonico en
lenguaje simbolico o lenguaje

de maquina

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SALIDAS PARA LA UNIDAD DE CONTROL DEL


REGISTRO %ir
AL MUX C SI
CMUX:1

AL MUX A SI
AMUX:1
AL MUX B SI
BMUX:1

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AL MUX DE DIRECCIONES DE
MEMORIA DE CONTROL
CUANDO COND:111 (DECODE)

LOGICA DE SALTOS DE
CONTROL

Ejecucin del programa: cada instruccin se


carga en la CPU desde la memoria, una
instruccin por vez, junto con cualquier dato
que sea necesario para ejecutar la instruccin.
La salida se coloca en la pantalla o en un disco
Todo esto esta regulado por la unidad de
control.
Las instrucciones se ejecutan en la CPU a pesar
que las instrucciones y los datos se encuentran
almacenados en memoria
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Componentes
La UNIDAD DE CONTROL y la UNIDAD
ARITMETICA Y LOGICA constituyen la UNIDAD
CENTRAL DE PROCESO
Las INSTRUCCIONES y los DATOS necesitan
ingresar al sistema y poder entregar sus
resultados
e.j. ENTRADA/SALIDA

Se requiere un almacenamiento temporario de


los codigos y sus resultados
Memoria principal
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Repaso
El usuario escribe un programa en un lenguaje
de alto nivel.
Mediante un programa ensamblador se
convierte el programa en lenguaje simbolico a
lenguaje de maquina.
Se almacena en disco.
El sistema operativo de la computadora carga el
programa en lenguaje de maquina desde el
disco a la memoria principal

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Durante la ejecucin del programa, cada


instruccin se carga en la CPU desde la
memoria, a razn de una instruccin por vez,
junto con cualquier dato necesario para ejecutar
la instruccin.
La salida del programa se coloca en un
dispositivo como una unidad de disco o una
pantalla de video.
Todas estas operaciones estn reguladas por la
unidad de control.
Las instrucciones se ejecutan dentro de la CPU a
pesar de que las instrucciones y datos se
encuentran almacenados en memoria
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COMPUTADORAS II

La interfaz entre la unidad de control y la unidad


de datos utiliza los siguientes registros
PC (Contador de programas o Program Counter)
que almacena la direccin de la instruccin en
ejecucin
Y
IR (Registro de instrucciones o Intruction
Register) donde se guarda e interpreta la
instruccin almacenada en el PC
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INDICADOR DE
ESTADO
DESPLAZADOR
COMPLEMENTADOR
LOGICA
ARITMETICA Y
BOOLEANA

BUS INTERNO DEL SISTEMA

ALU

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REGISTROS

UNIDAD DE
CONTROL

REGISTROS
ORIGEN 1
(rs1)

DEL
BUS
DE
DATOS

REGISTROS
ORIGEN 2
(rs2)

UNIDAD
DE

CONJUNTO

CONTROL

DE

selecciona y
regula las
funciones de
los
REGISTROS
y de la ALU

REGISTROS
Del IR

AL BUS DE
DIRECCIONES

ALU

A LOS REGISTROS DE DESTINO (rd)

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AL BUS DE
DATOS

ESTADOS A LA
UNIDAD DE CONTROL

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INSTRUCCIONES:
CARACTERISTICAS Y
FUNCIONES

ELEMENTOS ESENCIALES DE UNA


INSTRUCCION
CODIGO DE OPERACIN
REFERENCIAS A OPERANDOS FUENTES Y
DESTINO
REFERENCIAS A LA SIGUIENTE INSTRUCCION

CODIGOS DE OPERACION
Categorias
Operaciones Aritmticas y lgicas
Transferencia de datos entre:
Dos registros
Entre registros y memoria
Entre dos posiciones de memoria
Entrada y salida
Control

REFERENCIAS A OPERANDOS
DATOS
Direcciones
Datos
Caracteres
Datos lgicos

PILAS
OPERACIONES BASICAS
PUSH (introducir)
POP (extraer)
OPERACIONES CON POSICIONES
FORMATO
Big Endian
Litle Endian
Bi-endian

CARACTERISTICA DE LAS
INSTRUCCIONES MAQUINA
Elementos
Cdigo de operacin (CODOP)
Referencia a operando fuente
Referencia a operando resultado
Referencia a la siguiente instruccin

DIAGRAMA DE ESTADOS DE UN
CICLO DE INSTRUCCION

REPRESENTACION DE LAS
INSTRUCCIONES
Secuencia de bits divididas en campos.
Para no usar secuencias de bits se utiliza una
representacin simblica.
CODOP

REFERENCIA A
OPERANDO

REFERENCIA A
OPERANDO

CODOP
Se representan mediante abreviaturas llamadas
MNEMOTECNICOS
ADD
SUB
MPY
DIV
LOAD
STOR

sumar
restar
multiplicar
dividir
cargar datos de memoria
almacenar datos en memoria

Tipos de instrucciones
DE PROCESAMIENTO DE DATOS (Aritmticas y
Lgicas)
DE ALMACENAMIENTO DE DATOS
DE TRANSFERNCIA DE DATOS
DE CONTROL

NUMERO DE DIRECCIONES
4 NECESARIAS PARA UNA OPERACIN
MATEMATICA:
2 LUGARES PARA OPERANDOS
1 LUGAR PARA EL RESULTADO
1 LUGAR PARA LA DIRECCION DE LA PROXIMA
INSTRUCCION

TIPOS DE OPERANDOS
Categorias generales mas importantes
Direcciones
Nmeros
Enteros o con coma fija
Con coma flotante
Decimales

Caracteres

ASCII
EBDIC

Datos lgicos

TIPOS DE OPERACIONES
Los CODOP pueden ser:
TRANSFERENCIAS DE DATOS
ARITMETICAS
LOGICAS
DE CONVERSION
DE E/S
DE CONTROL DEL SISTEMA
DE CONTROL DE FLUJO

TRANSFERENCIA DE DATOS
Es la operacin de maquina mas bsica
ARITMETICAS
Suma, resta, multiplicacion y division
LOGICAS
Not, or, an, xor, =
CONVERSION
ENTRADA/SALIDA

CICLO DE INSTRUCCION
Dos pasos
Extraer
Ejecutar
Ciclo de extraccin

COMIENZO

EXTRAER
PROXIMA
INSTRUCCION

Ciclo de ejecucin

EJECUTAR LA
PROXIMA
INSTRUCCION

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FINALIZAR

Registros de control y estado


Se emplean para controlar el funcionamiento de la CPU

Contador de programa (PC)


Contiene la direccin de la instruccin a captar

Registro de instruccin (IR)


Contiene la informacin de la instruccin de la ultima
direccin captada

Registro de direccin de memoria (MAR)


Contiene la direccin de una posicin de memoria

Registro intermedio de memoria (MBR)


Contiene la palabra de datos a escribir en memoria, o
la palabra leda mas recientemente
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Ejemplo
Un procesador posee un solo registro de datos
llamado ACUMULADOR (AC).
Las INSTRUCCIONES y los DATOS son de 16
bits.
El FORMATO DE INSTRUCCIN indica que
puede haber 24=16 cdigos de operacin
(codops) diferentes.
Se pueden redireccionar hasta 212=4096
palabras de memoria
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Codops

0001=116= cargar AC desde memoria


0010=216= Almacenar AC en memoria

0101=516 =sumar a AC un dato de memoria

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MEMORIA

REGISTROS

300

PC

301

AC

302

IR

940
941
codops
1: cargar
2: almacenar
5: sumar

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COMPUTADORAS II

El fragmento del programa suma el contenido


en la direccion 94016 con el contenido de la
palabra 94116 y almacena el resultado en esta
ultima posicion
Se requieren TRES INSTRUCCIONES que
consumen TRES CICLOS DE CAPTACION y TRES
DE EJECUCION

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COMPUTADORAS II

1. El CONTADOR DE PROGRAMA (PC) contiene el


valor 300 (direccion de la primera instruccin)
Esta instruccin se carga en el REGISTRO DE
INSTRUCCIN (IR)

2. La notacion es hexadecimal, por lo que los


primeros cuatro bits de IR indican que el
acumulador (AC) se va a cargar. Los restantes
12 bits especifican la direccin que es 940
3. El registro PC se incrementa y capta la
siguiente instruccin.

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COMPUTADORAS II

1. El CONTADOR DE PROGRAMA (PC) contiene el valor 300 (direccin de la


primera instruccin). Esta instruccin se carga en el REGISTRO DE
INSTRUCCIN (IR)
MEMORIA

REGISTROS

300

1940

300

301

5941

302

2941

AC
1940

940

0003

941

0002

PC

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COMPUTADORAS II

IR

2. Los primeros cuatro bits de IR indican que el acumulador (AC) se va

a cargar. Los restantes 12 bits especifican la direccin que es 940


(recordar que son valores hexadecimales)
MEMORIA

REGISTROS

300

1940

300

PC

301

5941

0003

AC

302

2941

1940

IR

940

0003

941

0002

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

3. El registro PC se incrementa y capta la siguiente instruccin.

MEMORIA

REGISTROS

300

1940

301

PC

301

5941

0003

AC

302

2941

5941

IR

940

0003

941

0002

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

4. El contenido anterior de AC y el de la posicin de memoria 941 se

suman y el resultado se almacena en AC

MEMORIA

REGISTROS

300

1940

301

PC

301

5941

0005

AC

302

2941

5941

IR

940

0003

941

0002
316+216=516

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5. El registro PC se incrementa y se capta la siguiente instruccin

MEMORIA

REGISTROS

300

1940

302

PC

301

5941

0005

AC

302

2941

2941

IR

940

0003

941

0002

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COMPUTADORAS II

6. El contenido de AC se almacena en la posicin 941

MEMORIA

REGISTROS

300

1940

301

PC

301

5941

0005

AC

302

2941

2941

IR

940

0003

941

0005

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COMPUTADORAS II

Diagrama de estado del ciclo de


instruccion

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COMPUTADORAS II

Registros visibles por el usuario


Uso general

Pueden ser asignados por el programador. Pueden ser utilizados


para direccionamiento o contener el operando para cualquier
cdigo de operacin

De datos

Solo contienen datos y no se pueden emplear para el calculo de


direcciones

De direccion

Pueden ser de uso general o dedicados a un modo de


direccionamiento.
Punteros de segmentos
Registros indice
Punteros de pila

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Registros de control y estado


Se emplean para controlar el funcionamiento de la CPU

Contador de programa (PC)


Contiene la direccin de la instruccin a captar

Registro de instruccin (IR)


Contiene la ultima direccin captada

Registro de direccin de memoria (MAR)


Contiene la direccin de una posicin de memoria

Registro intermedio de memoria (MBR)


Contiene la palabra de datos a escribir en memoria, o
la palabra leda mas recientemente
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Uso de los registros


La instruccin captada se carga en el IR donde
se analizan el codigo de operacin y los campos
del operando
Se intercambian los datos en memoria por
intermedio del MAR y el MBR
El MAR se conecta directamente al bus de
direcciones
El MBR se conecta directamente al bus de datos
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COMPUTADORAS II

Flujo de Datos. Ciclo de extraccion


Depende del diseo particular de la CPU pero en
general se cumplen los siguientes pasos:
CARGA
PC contiene la direccion de la proxima instruccion
La direccion se mueve al MAR
La direccion se coloca en el bus de direcciones
La unidad de control requiere la lectura de memoria
El procesador interpreta y ejecuta la action
Los resultados se colocan en el bus de datos,
copiados al MBR y luego al IR
Mientras tanto el PC se incrementa en 1

Flujo de Datos. Ciclo de extraccion


Se examina el IR
Si el direccionamiento es indirecto, se ejecuta
este.
Los N bits de la derecha del MBR se transfieren al
MAR
La unidad de control requiere la lectura en memoria
El resultado (las direcciones de los operandos) se
mueven al MBR

Flujo de Datos. Ciclo de extraccion

Flujo de Datos. Ejecucion


Puede tomar muchas formas
Depende de la instruccion a ser ejecutada
Puede incluir
Lectura/escritura de memoria
Entradas/salidas
Transferencias entre registros
Operaciones de la ALU

Ciclo de ejecucion
Procesador Memoria
Los datos se transfieren entre la CPU y la memoria principal

Procesador E/S
Los datos se transfieren entre la CPU y los mdulos de E/S.

Proceso de datos
Operaciones logicas o aritmeticas sobre los datos

Control
Alteracion de la secuencia de operaciones
e.j. Saltos (jump)

Combinacion de los anteriores pasos


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COMPUTADORAS II

Organizacin del procesador


Captar instruccin: La CPU lee una instruccin
de memoria
Captar datos: La ejecucion de una instruccin
puede exigir leer datos de la memoria o de un
modulo de E/S
Procesar datos: La ejecucion puede exigir llevar
a cabo alguna operacin aritmetica o logica
Escribir datos: Los resultados pueden exigir
escribir datos en la memoria o en un modulo de
E/S
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COMPUTADORAS II

Ciclo de instruccin
Incluye los siguientes subciclos

Captacin: Llevar la siguiente instruccin de la


memoria a la CPU
Ejecucin: Interpretar el cdigo y llevar a cabo
la operacin indicada
Interrupcin: Si esta habilitada, salvar el
proceso actual y atender la interrupcin.
Finalizada esta volver al proceso

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COMPUTADORAS II

CONTROL CABLEADO

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

El usuario escribe un programa en un lenguaje


de alto nivel.
Mediante un programa ensamblador se
convierte el programa en lenguaje simbolico a
lenguaje de maquina.
Se almacena en disco.
El sistema operativo de la computadora carga el
programa en lenguaje de maquina desde el
disco a la memoria principal

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Durante la ejecucin del programa, cada


instruccin se carga en la CPU desde la
memoria, a razn de una instruccin por vez,
junto con cualquier dato necesario para ejecutar
la instruccin.
La salida del programa se coloca en un
dispositivo como una unidad de disco o una
pantalla de video.
Todas estas operaciones estn reguladas por la
unidad de control.
Las instrucciones se ejecutan dentro de la CPU a
pesar de que las instrucciones y datos se
encuentran almacenados en memoria
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COMPUTADORAS II

C5
C11

M
B
R
C12

C10

C4

C1

C3

C8

AC

PC

IR

C9

C7
C6

C13

C2

C0

M
A
R

ALU

UNIDAD DE
CONTROL

RELOJ

INDICADORES

SEALES DE CONTROL

Ejecutar una INSTRUCCIN implica ejecutar una


secuencia de pasos o CICLOS

Un CICLO se compone de MICROOPERACIONES

UNIDAD DE CONTROL
TAREAS
1. Hacer que el procesador ejecute las tareas
en la secuencia correcta determinada por
el programa que se esta ejecutando
2. Generar las seales de control que
provocan la ejecucin de cada
microoperacion

EJECUCION DE UN PROGRAMA

CICLO DE INSTRUCCION

CAPTACION

OP

OP

OP

CICLO DE INSTRUCCION

INDIRECTO

OP

OP

EJECUCION

CICLO DE INSTRUCCION

INTERRUPCION

C5
C11

M
B
R
C12

C10

C4

C1

C3

C8

AC

PC

IR

C9

C7
C6

C2
C0

M
A
R

RELOJ

C13

UNIDAD DE
CONTROL

SEALES DE CONTROL
Ci

REGISTROS IMPLICADOS

ALU

INDICADORES

EJECUCION DE LA INSTRUCCION
Incluimos otro registro ICC (Instruccin Cicle
Code) que nos dira en que parte del ciclo esta
00
01
10
11

CAPTACION
INDIRECTO
EJECUCION
INTERRUPCION

INSTRUCCIONES
Divide al ciclo en 4 partes
00:
01:
10:
11:

CAPTACION
INDIRECTO
EJECUCION
INTERRUPCION

C5
C11

M
B
R
C12

C10

C4

C1

C3

C8

AC

PC

IR

C9

C7
C6

C2
C0

M
A
R

RELOJ

C13

UNIDAD DE
CONTROL

SEALES DE CONTROL
Ci

REGISTROS IMPLICADOS

ALU

INDICADORES

REGISTRO ICC
IR

Registro ICC

INDICADORES

PQ

RELOJ

UNIDAD
DE
CONTROL

0 0 CAPTACION
0 1 INDIRECTO
1 0 EJECUCION

1 1 INTERRUPCION

SEALES DE
CONTROL
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ALU

CICLO DE CAPTACION
CONSTA DE TRES PASOS Y CUATRO MICROOPERACIONES

T1=
T2=
T3=

MAR(PC)
MBRMEMORIA
PC (PC)+1
IR (MBR)

CICLO INDIRECTO
La direccin de la instruccin indicara si la direccin es:
Directa
Indirecta

Si la direccion es indirecta, el ciclo indirecto precede a la


ejecucion

T1

T2
T3

MAR (IR(DIRECCION))

DEL BUS
DIRECCIONES
MBR MEMORIA
DEL BUS DATOS
IR (DIRECCION) (MBR(DIRECCION))

CICLO DE INTERRUPCION
Finalizado el CICLO DE EJECUCION tiene lugar
una
comprobacin
que
no
exista
una
INTERRUPCION HABILITADA
T1: MBR (PC)
T2: MAR DIRECCION DE SALVAGUARDA
PC DIRECCION DE LA RUTINA
T3: MEMORIA (MBR)

LOS CICLOS DE CAPTACION Y DE


INTERRUPCION SON SENCILLOS Y
PREDECIBLES
SON SECUENCIAS PEQUEAS Y FIJAS DE
MICROOPERACIONES SIEMPRE IGUALES

CICLO DE EJECUCION
En una maquina con N codigos de operacin puede
tener N secuencias diferentes de microoperaciones

SUMA

ADD R1,X

Suma el contenido de la posicion X al registro R1

T1: MAR (IR(DIRECCION))


T2: MBR MEMORIA
T3: R1 (R1) + (MBR)

EJEMPLO INCREMENTAR Y SALTAR SI CERO


ISZ X
El contenido de X se incrementa en 1 y si el
resultado es 0, se salta
T1:
T2:
T3:
T4:

MAR (IR direccion)


MBR MEMORIA
MBR (MBR) + 1
MEMORIA MBR

Si ((MBR):0) entonces PC ((PC)+1)

EJEMPLO SALTAR Y GUARDAR LA DIRECCION


BSA X
La direccin de la instruccin que viene despus de BSA se guarda en
la posicin X y la ejecucin continua en X+1

T1:

T2:
T3:

MAR (IR(DIRECCION))
MBR (PC)
PC (IR(DIRECCION))
MEMORIA MBR
PC (PC)+1

CONTROL DEL PROCESADOR


REQUISITOS FUNCIONALES
Son las operaciones que tiene que realizar la
UNIDAD DE CONTROL para ejecutar las
microoperaciones
PROGRAMA

ALTO NIVEL

CICLOS

MICROOPERACIONES

RESULTADO

UNIDAD DE CONTROL

C5
C11

M
B
R
C12

C10

C4

C1

C3

C8

AC

PC

IR

C9

C7
C6

C2
C0

M
A
R

RELOJ

C13

UNIDAD DE
CONTROL

SEALES DE CONTROL
Ci

REGISTROS IMPLICADOS

ALU

INDICADORES

ENTRADAS
RELOJ
REGISTROS DE INSTRUCCIN
INDICADORES
SEALES DE CONTROL DEL BUS DE CONTROL

SALIDAS
SEALES DE CONTROL INTERNAS
SEALES DE CONTROL HACIA EL BUS DE
CONTROL

EJEMPLO: CICLO DE CAPTACION

SEALES DE CONTROL
Bus de
Datos

M
B
R
AC
PC

IR

ALU

Bus de
direcciones

M
A
R

RELOJ

UNIDAD DE
CONTROL

INDICADORES

MICROOPERACIONES Y SEALES
DE CONTROL
MICROOPERACIO
NES

TEMPORIZACION

CAPTACION

T1=
T2=

INDIRECTO

SEALES DE
CONTROL
ACTIVAS
C2
C5, CR

T3=

MAR(PC)
MBRMEMORIA
PC (PC)+1
IR (MBR)

T1
T2
T3

MAR (IR(DIRECCION))
MBR MEMORIA
IR (DIRECCION) (MBR(DIRECCION))

C8
C5, CR
C4

MBR (PC)
MAR DIRECCION DE SALVAGUARDA
PC DIRECCION DE LA RUTINA
MEMORIA (MBR)

C1

INTERRUPCION T1:
T2:

T3:

C4

C12, CW

LOGICA DE CONTROL IMPLEMENTACION CABLEADA


IR

DECODIFICADOR
RELOJ
I0 I1

In

T1

GENERADOR DE
TEMPORIZACION

T2

UNIDAD DE CONTROL

INDICADORES

Tn

C0 C1

SEALES DE
CONTROL

Cn

REGISTRO ICC
IR (DECODIFICADOR)
INDICADORES

ICC
RELOJ

UNIDAD
DE
CONTROL

0 CAPTACION

1 INDIRECTO

0 EJECUCION

1 INTERRUPCION

SEALES DE
CONTROL
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ALU

CAPTACION

C5: P Q T2 + P Q T2

EJECUCION

C5:

P Q T2
+ P Q T2
+ P Q (LDA + ADD + AND) T2

CONTROL MICROPROGRAMADO

Seales de control
interno de la CPU

Seales de control Cond de salto


del BUS del
Incondicional
sistema
Cero
Desbordamiento
Bit de
direccionamiento
indirecto

Direccion de la
instruccion

MICRO INSTRUCCIN
HORIZONTAL

CODIGOS DE FUNCION

CONDICION
DE SALTO

MICROINSTRUCCION VERTICAL

DIRECCION
DE LA
INSTRUCCIO
N

UNIDAD DE CONTROL MICROPROGRAMADA


REGISTRO DE
DIRECCIONES DE CONTROL
LOGICA DE
SECUENCIAMIENTO

CAR

MEMORIA DE CONTROL

REGISTRO INTERMEDIO DE
CONTROL

CBR

IR

DECODIFICADOR
CAR
INDICADORES

REGISTRO DE DIRECCION DE
CONTROL

LOGICA DE
SECUENCIAMIENTO
RELOJ

MEMORIA DE CONTROL
LECTURA

CBR
REGISTRO INTERMEDIO DE CONTROL
DIRECCION
DE CONTROL
SIGUIENTE

SEALES DE CONTROL
HACIA LA CPU

DECODIFICADOR
SEALES DE CONTROL
HACIA EL BUS DEL
SISTEMA

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

EJECUCION DE LA
MICROINSTRUCCION

EL RESULTADO DE LA EJECUCION DE UNA


MICROINSTRUCCION ES LA GENERACION DE
SEALES DE CONTROL

Seccion
de
control

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Seccion de Control

SOFTWARE
El corazon es una memoria ROM de 2048 palabras
de 41 bits
Cada palabra es una MICROINSTRUCCION

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

INICIO DE LA ACCION
1. Cuando se prende la computadora, un circuito de
inicializacin (boostrap) coloca la micro palabra de
la direccin o de la memoria de control en el
registro de instrucciones del microprograma para su
ejecucin.
2. De acuerdo a los valores del campo COND del
registro MIR, y la salida de la lgica de los saltos de
control, se seleccionan las palabras a ejecutar desde
alguna de las entradas NEXT, DECODE, JUMP del
multiplexador de direcciones de la memoria de
control.
3. Cada palabra de 41 bits comprende 11 campos
distintos
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CAMPO COND (salto condicional)


El microcontrolador rescata la micropalabra siguiente
1. Desde la posicion siguiente
2. Desde la posicion indicada en el cmapo JUMP ADDRESS del
MIR
3. Desde los bits de codigo de operacin alacenados en %ir

Este campo se interpreta de


acuerdo a la tabla

De acuerdo a las banderas n, z, v o c, o del bit 13 del %ir.


Cuando COND vale 111 la direccin de la memoria de control se toma
de los valores del %ir
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CORAZON: Memoria ROM de 2048 palabras de 41 bits.


Contiene los valores de todas las lineas que deben controlarse
para implementar cada instruccin a nivel de usuario
Es una memoria de control (control store)
Cada palabra de 41 bits en una microinstruccin.
La ejecucin de microinstrucciones se controla a traves del
registro de microinstrucciones del programa (MIR) del
registro de estado %psr y un mecanismo para determinar los
saltos, conformado por la UNIDAD DE SALTOS DE CONTROL
(CBL CONTROL BRANCH LOGIC) y el MULTIPLEXOR DE
DIRECCIONES de la memoria de control
No hay CONTADOR DE PROGRAMAS porque la proxima
microinstruccin a realizar se calcula en cada ciclo de reloj

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

REGISTRO QUE DEBE COLOCARSE EN EL BUS A


ORIGEN DE DATOS PARA EL DECODIFICADOR A
REGISTRO QUE DEBE COLOCARSE EN EL BUS B

ORIGEN DE DATOS PARA EL DECODIFICADOR B


DIRECCION DEL REGISTRO DONDE SE ALMACENARAN LOS DATOS DEL BUS C
ORIGEN DE DATOS PARA EL DECODIFICADOR C
LEER O ESCRIBIR EN MEMORIA
11 BITS MENOS SIGNIFICATIVOS DEL
FORMATO DE LAS MICROPALABRAS

SALTO
CONDICIONAL

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

EJEMPLO
0 : R[ir] AND [R(pc),R(pc)]; READ ;
/Leer una instruccin desde memoria principal
y realizar AND

Esta instruccin carga el registro PC en


ambos buses A y B , con lo que se transfiere
una palabra a la ALU sin producirle
modificaciones

100000

1.

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

100000

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

10000001000000

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

10000001000000100101

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

100000010000001001010

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

4.

CMUX : 0 porque el valor se toma del MIR

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

10000001000000100101010

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

4.

CMUX : 0 porque el valor se toma del MIR

5.

RD:1 por ser una accion de lectura.

6.

WD:0 por no ser una accion de escritura

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

100000010000001001010100101

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

4.

CMUX : 0 porque el valor se toma del MIR

5.

RD:1 por ser una accion de lectura.

6.

WD:0 por no ser una accion de escritura

7.

ALU: 0101 por ser una operacin logica AND.

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

10000001000000100101010010100000000000000

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

4.

CMUX : 0 porque el valor se toma del MIR

5.

RD:1 por ser una accin de lectura.

6.

WD:0 por no ser una accin de escritura

7.

ALU: 0101 por ser una operacin lgica AND.

8.

COND: 000 porque el control se transfiere a la palabra siguiente

9.

JUMPADDR es 0 porque el campo anterior no indica saltos

Seccin de datos

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

SIEMPRE 0

REGISTROS DE DATOS
ACCESIBLES POR EL
USUARIO %r0-%r31

PROGRAM COUNTER:
APUNTA A LA DIRECCION
A SER LEIDA EN LA
MEMORIA PRINCIPAL

SELECCIONAN
LOS REGISTROS
A LEER O
ESCRIBIR

REGISTROS
TEMPORARIOS NO
ACCESIBLES POR EL
MICROPROGRAMADOR

INSTRUCCIN EN
EJECUCION
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CC

CLOCK Y SELECCIN DEL


DECODIFICADOR C. SOLO CAMBIA
CUANDO LA SECCION DE CONTROL
LO DETERMINA

REGISTRO %r1

32 BITS DE ENTRADA

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Diagrama logico de la ALU

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Operaciones aritmeticas de la ALU

Diagrama de estado del ciclo de


instruccion

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Circuito simplificado de un
PENTIUM

Modulos de
la
computadora

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MEMORIAS
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Diagrama funcional de una celda


RAM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAM Memoria de acceso


aleatorio
ESTATICAS (SRAM)

Los bits se almacenan como si fueran en llaves si/no


No requieren refresco
Construccin mas compleja
De mayor tamao
Mas caras
Mas rpidas
Uso: CACHE

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAM Memoria de acceso


aleatorio
DINAMICAS (DRAM)

Los bits se almacenan como si fueran capacitores


Requieren refresco
Construccin mas SIMPLE
De menor tamao
Mas baratas
Mas lentas
Uso: MEMORIA PRINCIPAL

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Memorias - formas
DOS FORMAS DE ESCRITURA
BIG-ENDIAN: El bit mas significativo en la
direccin mas baja
LITTLE-ENDIAN: El bit mas significativo en la
direccin mas alta
Little-endian: INTEL
Big-Endian: MOTOROLA, MAINFRAMES IBM, RISC
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Solo se debe tener en cuenta en palabras mayores


de 1 byte.
Para un solo byte se utiliza big-endian

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

LOS BITS SE AGRUPAN EN BYTES

EN LA ACTUALIDAD UN BYTE ESTA


COMPUESTO POR 8 BITS
LOS BYTES SE AGRUPAN EN PALABRAS
EL TAMAO DE UNA PALABRA ESTA DADO POR
EL TAMAO DE LOS REGISTROS DE LA CPU
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MEMORIAS Estructura jerarquica


Una estructura jerrquica es una memoria que
tenga diferentes niveles, con diferentes
velocidades por nivel y diferentes tamaos

Los datos se copian entre niveles


adyacentes por vez

Memorias - Jerarquias
Incrementa la
performance
y los costos

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

QUIN SE
OCUPA DEL
TRASVASE
ENTRE
MEMORIAS?

LA CPU

EL SO

EL TRASVASE SE DA SIEMPRE
ENTRE CAPAS ADYACENTES
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

PROGRAMADOR
usuario

APLICACIONES
UTILIDADES
SISTEMA OPERATIVO

HARDWARE

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DISEADOR
DEL
SISTEMA
OPERATIVO

Direccionamiento de E/S
CONTROLADOR DEL SISTEMA

A15A3

BUFFER DE
DIRECCIONES

D63D0

PROCESADOR

BUFFER DE

BUFFER DE

PUERTOS

DATOS

DATOS

PERIFERICOS

A31A0
IORD#
BEx#,ADS#

CONTROLADOR

CONTROL

DEL BUS

I/O

IOWR#

PROPIEDADES DE LAS DISTINTAS


JERARQUIAS DE MEMORIA
TIPO DE
MEMORIA

TIEMPO DE
ACCESO

COSTO POR
MBYTE

TAMAO TIPICO
UTILIZADO

COSTO
APROXIMADO

REGISTROS

1 ns

ALTO

1 Kb

CACHE

5 20 ns

80

1 Mb

80

MEMORIA
PRINCIPAL

60 80 ns

0.7

4 Gb

70

DISCOS

10 ms

0.01

1000 Gb

100

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MEMORIAS INTERNAS

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

PRINCIPIO DE LOCALIDAD
En un programa, la mayor parte de las referencias de
memoria se hacen con respecto a una pequea cantidad
de direcciones
Cuando un programa hace referencia a una locacion de
memoria, normalmente accede a ella en corto plazo:
LOCALIDAD TEMPORAL.
De igual manera hay una LOCALIDAD ESPACIAL.
Los programas consumen mucho tiempo en
interacciones dando vueltas sobre el mismo punto.
Los accesos a la memoria son mucho mas lentos que la
velocidad de las instrucciones, lo cual implica un
CUELLO DE BOTELLA
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

PRINCIPIO DE LOCALIDAD

LOCALIDAD TEMPORAL

LOCALIDAD ESPACIAL

Probabilidad de repetir
instrucciones (BUCLES)

Probabilidad de repetir
instrucciones cercanas

Unidad de
transferencia
BLOQUES

CPU
(bytes)
PALABRA

CACHE

Espacio dividido en LINEAS

kilobytes
BLOQUE

MEMORIA
PRINCIPAL

Gigabytes

Un BLOQUE de memoria
cabe exactamente en una
LINEA del cache

Espacio dividido en BLOQUES

EFECTIVIDAD DE LA CACHE

Organizacin tipica de un cache

Processor

UNNOBA - ARQUITECTURA DE
COMPUTADORAS
II
Figure 4.16
Typical Cache Organization

MEMORIA CACHE DE ASIGNACION DIRECTA


La memoria se divide en 227 bloques de 25 = 32 palabras por bloque
La memoria cache consiste en 214 lneas es decir que 227/214 : 213 bloques de
memoria principal a cada lnea de memoria cache.
Para mantener el control de cual de los 213 bloques se encuentran en cada
linea, se agrega un campo de etiqueta de 13 bits
Cada linea de memoria cache se corresponde con un conjunto explicito de
bloques de memoria principal.
Cada linea puede recibir mas de un bloque por lo que se le agregan 14 bits a
la etiqueta para definir la linea
Es simple de implementar pero puede conducir a errores

Etiqueta

Linea

Palabra

13 bits

14 bits

5 bits

PUEDE PRESENTAR PROBLEMAS DE COLISIONES


UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Sistema de memoria INTEL

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Operacin de lectura del cache


Receive address
RA from CPU

Is block
containing RA
in cache?

Access main
memory for block
containing RA

e cache
main
y block

Fetch RA word
and deliver
to CPU

Load main
memory block
into cache slot

Deliver RA word
to CPU

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Figure 4.15 Cache Read Operation

Memoria Interna

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Memoria de cuatro palabras con


cuatro bits por palabra

Ram de 64 palabras de 1 bit

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MAPA DE MEMORIA PRINCIPAL

CICLO DE LECTURA

CS: Chip Select

OE: Output Enable

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

WE: Write Enable

DECODIFICACION TOTAL

DECODIFICACION PARCIAL

Ciclos estandard de lectura y


escritura en un Pentium

Ciclo de lectura de rafagas en Intel


Pentium

Modulo de memoria Single-in-line


SIMM
Utilizado en las 486, trabajaban de a pares.
Sustituidos por los DIMM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAM
DIMM Dual In Line Memory Modules
Tienen los contactos de cada cara de la plaqueta separados
NOMBRE
SO DIMM
SO DIMM
SO DIMM

CONTACTOS
SMALL OUTLINE
SMALL OUTLINE
SMALL OUTLINE

72
144
200

CAPACIDAD
(MB)
Hasta 512
Hasta 1 GB
Hasta 1GB

SDRAM

SYNCHONOUS
DINAMIC
RANDOM ACCES
MEMORY

168

64, 128, 256 y


512

DDR SDRAM

DOUBLE DATA
RATE

184

Hasta 1 GB

240

Hasta 2x2 GB

DDR2 SDRAM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CLOCK
(MHz)

Obs.
Se usan en
Laptops

Se conecta al
clock del
sistema. Lee o
66 a 133
escribe a un ciclo
de reloj por
acceso
Transmiten por
dos canales
distintos
200 a 400
simultneamente
en el mismo ciclo
de reloj
Transmiten por
400 a
cuatro canales
1200
simultneamente

RAM
(XT y AT)

SIMM
(486)

DIMM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

SO DIMM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DDR2

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ROM Memoria de solo lectura


Almacenamiento permanente

Microprogramables
Subrutinas
BIOS
Tablas de funcin

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ROM
NOMBRE
PROM

PROGRAMABLE
READ ONLY
MEMORY

28

EPROM

ERASABLE
PROGRAMABLE
READ ONLY
MEMORY

28

EAROM

CONTACTOS

FLASH

ELECTRICALLY
ALTERABLE
READ ONLY
MEMORY
ELECTRICALLY
ERASABLE
PROGRAMABLE
READ ONLY
MEMORY
Pen drive
PC card
etc

CAPACIDAD
(MB)

Hasta 8

MUY BAJA

HASTA 32 GB

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CLOCK
(MHz)

Obs.

Los datos
almacenados no
se pueden
modificar
Los datos
almacenados se
pueden borrar
mediante una luz
ultravioleta
ESCRITURA 1
W: 0,001 mseg
R: 1
LECTURA 1 seg

20

Pueden borrarse
y reprogramarse
entre 100.000 y
1.000.000 de
veces
EEPROM
EVOLUCIONADA

ROM

PROM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MEMORIAS PROM COMO ALU


Se usan como UNIDADES DE CONTROL y ALU
Como ALU se almacenan los resultados en las locaciones
de memoria que correspondan,
Es util cuando se utilizan palabras de hasta 8 bits
216 x 22 = 218
Donde 216 son dos palabras de 8 bits.
Cantidad de operaciones posibles
Memoria posible
Si fuera con palabras de 32 bits quedaria

264 x 22 = 2128
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

EPROM

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

MEMORIAS EXTERNAS

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Memorias externas
EEPROM FLASH
Discos magneticos
Discos opticos
CD
CD-WR
DVD

Cintas magneticas

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

EEPROM - Memoria FLASH

Electrically Erasable Programmable Read-Only Memory

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

PEN DRIVE
1 Conector USB
2 Dispositivo de control de
almacenamiento masivo
USB
3 Puntos de Prueba
4 Circuito de Memoria
flash
5 Oscilador de cristal
6 LED

7 Interruptor de seguridad
contra escrituras
8 Espacio disponible para
un segundo circuito de
memoria flash
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DISCOS RIGIDOS

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Discos Rigidos

Organizacin de datos y formato


Tracks en anillos concntricos
Pausas entre tracks
Velocidad angular constante
Tracks divididos en sectores
El tamao mnimo de un bloque es un
sector
Pueden tener mas de un sector por
bloque
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Discos rigidos

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Drives para Discos Rigidos


Implementacion por SOFTWARE
El Sistema Operativo gestiona los discos del conjunto
a traves de una controladora de disco normal
(IDE/ATA, Serial ATA, SCSE, etc.)
Basicamente lenta

Implementacion por HARDWARE


Controladora RAID
Mayor rendimiento
Permite Hot Swapping
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Captor de disco

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Electronica de control del disco

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Disco magnetico con tres platos

Cabeza de
Lectura/escritura
1 por superficie

Direccin del brazo


(movimiento
combinado

Codificacion Manchester
(a) Codificacion (NRZ) de ASCII F;
(b) Codificacion Manchester encoding de ASCII F.

Bloque de
control
maestro

Magnetic Drum

Tiempo de bsqueda

Tiempo que tarda la cabeza en posicionarse en la


pista a leer

Retardo rotacional (o Latencia


rotacional)
Tiempo que el controlador del disco espera hasta
que el sector buscado rote hasta alinearse con
la cabeza
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

TIEMPO DE ACCESO
Tiempo de bsqueda + Retardo
rotacional

TIEMPO DE TRANSFERENCIA DE
DATOS
Tiempo de lectura o escritura con
la cabeza posicionada
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Tiempo de busqueda

Ts: m x n + s
Donde
Ts: Tiempo de bsqueda estimado
m: constante que depende del disco
n: numero de pistas atravesadas
s: Tiempo de comienzo de la busqueda
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Ejemplo
Disco economico

m: 0,3 mseg
s: 20 mseg

Disco de mejor performance


m: 0,1 mseg
s: 3 mseg

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Retardo rotacional

Tr: 1/2r
Disco duro: 3200 rpm 18,75 mseg/rotacion
Retardo medio 9,375 mseg
7200 rpm 8,33 mseg/rotacion
Retardo medio 4,165 mseg
Disquette: 600 rpm 100 mseg/rotacion
Retardo medio 50 mseg
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Tiempo de transferencia
(hacia o desde el disco)

Tt: b
vN
Donde
Tt: tiempo de transferencia
b: numero de bytes a transferir
N: numero de bytes de una pista
v: velocidad de rotacion en rpseg
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Tiempo medio de acceso total

Ta: Ts + Tr + Tt
Ta: (m x n + s) + ( 1/2v) + (b/vN)
Donde
Ts: Tiempo de busqueda
Tr: Retardo rotacional
Tt: Tiempo de transferencia
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Ejemplo
Leer un fichero de 128 kbytes
desarrollado en 256 sectores
Parmetros del disco rgido:
Tiempo de bsqueda media: 20 mseg
Velocidad de trasferencia: 1 Mbyte/seg
Sectores de 512 bytes
32 sectores por pista
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

1er Caso: el fichero ocupa todos los


sectores de 8 pistas adyacentes
(8 pistas x 32 sectores x pista : 256 sectores)

1. Lectura de la primer pista


Tiempo de busqueda:
Retardo rotacional:
Leer 32 sectores:

20 mseg
9,375 mseg
16,7 mseg
46,075 mseg

2. El resto de las pistas se pueden leer sin tiempo de busqueda


Retardo rotacional:
Leer 32 sectores:

9,375 mseg
16,7 mseg
26,075 mseg

3. Para leer el fichero entero


Tiempo total: 46,075 mseg + 7 x 26.075 mseg: 228,6 mseg :

0,23 seg
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

2do Caso: el fichero esta escrito en forma


aleatoria en el disco (no secuencial)
1. Lectura de la primer pista
Tiempo de busqueda:
Retardo rotacional:
Leer 1 sectores:

20 mseg
9,375 mseg
0,5 mseg
29,875 mseg

2. Para leer el fichero entero


Tiempo total: 256 sectores x 29,875 mseg/sector : 7.648 mseg

:7,65 seg

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DESFRAGMENTAR

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Especificaciones de discos WESTERN DIGITAL

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Modelos
WD Raptor
WD RE2-GP

Tipo
SATA
SATA

Velocidad
10.000
IntelliPower*

Capacidad
36 GB-150GB
500GB 1TB
160 GB 750
GB

Uso
Empresarial

WD RE2

SATA

7.200

WD Raptor X

SATA

10.000

150 GB

Para Escritorio

WD Caviar SE16 SATA

7.200

250 GB - 750 GB

EIDE

7.200

400 GB - 500 GB

WD Caviar GP

SATA

IntelliPower*

500GB 1TB

WD Caviar SE

SATA

7.200

40GB 500GB

EIDE
SATA
EIDE
SATA
EIDE

7.200
7.200
7.200
5.400
5.400

40GB
40GB
40GB
40GB
40GB

WD Caviar
WD Scorpio
WD AV
WD AV-GP

500GB
160GB
250GB
320GB
250GB

SATA

80GB 500GB

EIDE

80GB 500GB

SATA

500GB 1 TB
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Electrnica de
consumo
My Book Live

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAID 1

RAID 0

RAID 5
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAID 1

Discos espejados
Los datos se distribuyen a traves de distintos
discos
Se realizan 2 copias de cada bloque en discos
separados
Se leen desde cualquiera de ellos
Se escribe en ambos
La recuperacion es muy simple
Caro

RAID 2

Los discos estan sincronizados


Bloques muy pequeos
Comunmente palabras o bytes unicos

Correccion de errores calculados a traves de los


bits correspondientes en los discos
Multiples discos de paridad almacenan codigos
de error de Hamming
Mucha redundancia
Caro
No se usa

RAID 3
Similar a RAID 2
Un solo disco redundante, sin importar el
tamao del array
Los datos en los discos que fallan se pueden
reconstruir de los datos sobrevivientes e
informacion de paridad
Muy altas transferencias de datos

RAID 4

Cada disco opera independiente


Bueno para grandes requerimientos de E/S
Largos bloques de datos
Paridad bit a bit se calcula en cada disco
La paridad se almacena en discos de
paridad

RAID 5
Similar a RAID 4
Paridad distribuida a traves de todos los
discos
Usada normalmente en servidores de red

RAID 1

RAID 0

RAID 5
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

RAID
CATEGORIA

NIVEL

DESCRIPCION

GRADO DE E/S
SOLIC ITADO

GRADO DE
TRANSFERENCIAS
DE DATOS

ENTRADA/SALIDA

ENTRADA/SALIDAS

APLICACION TIPICA

Estructura en
tiras

No redundante

Tiras largas
EXCELENTE

Tiras cortas
EXCELENTE

Aplicaciones que
requieren altas
prestaciones con datos
no crticos

Estructura en
espejo

Espejo

BUENO /
REGULAR

REGULAR /
REGULAR

Controladores de
sistemas; Ficheros
crticos

Acceso paralelo

Redundancia con
cdigo Hamming

POBRE

EXCELENTE

Bit de paridad
intercalado

POBRE

EXCELENTE

Bloque de paridad
intercalado

EXCELENTE /
REGULAR

EXCELENTE / POBRE

Paridad
distribuida en
bloques
intercalados

EXCELENTE /
REGULAR

EXCELENTE /
POBRE

Grado de peticin alto,


lectura intensiva,
consulta de datos

Paridad distribuida
dual en bloques
intercalados

EXCELENTE /
REGULAR

EXCELENTE / POBRE

Aplicaciones que requieren


alta disponibilidad

Acceso
independiente

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Aplicaciones con numerosas


E/S (ej, CAD)

12 bytes

4 bytes

Sync

Id

Modo

x 10

00

Sector

00

Min

FF

Sec

Formato de datos en CD

Datos

2048 bytes

2352 byte

MODOS
Mode 0=blank data field
Mode 1=2048 byte data+error correction
Mode 2=2336 byte data
UNNOBA - ARQUITECTURA DE
COMPUTADORAS

ECC de la
escritura

288 bytes

TIPOS DE DVD
Tipo

Dimetro

Caras

Capas

Capacidad

DVD-5

12 cm.

4,38 Gb

DVD-9

12 cm

7,96 Gb

DVD-10

12 cm

8,75 Gb

DVD-18

12 cm

15,90 Gb

DVD-R

12 cm

3,68 Gb

DVD-RAM

12 cm

2,40 Gb

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Cinta magnetica

UNNOBA - ARQUITECTURA DE
COMPUTADORAS

Diagrama
logico de
interrupciones
E/S para una
transferencia
de disco rigido

ADMINISTRACION
PROGRAMADA

MEDIANTE
INTERRUPCIONES

ACCESO DIRECTO A
MEMORIA (DMA)

DMA Acceso Directo a Memoria


Requiere un modulo adicional en el bus del sistema
Es capaz de imitar el procesador
Requerido para transferir datos a y desde memoria a
travs del bus del sistema
Utiliza el bus solo cuando el procesador no lo necesita, o
forza a este a suspender su uso (robo de ciclo)
Cuando el procesador desea leer o escribir un bloque en
un perifrico especifico (direccin de E/S) enva estos
datos al DMA quien los almacena.
El procesador continua con otro trabajo mientras el DMA
transfiere esa informacin en forma directa a la
memoria
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DMA
TIEMPO
Ciclo de Instruccion
Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Puntos de ruptura para el DMA

Punto de ruptura para una interrupcin

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

BUSES

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Pipeline
La arquitectura en pipeline consiste en ir
transformando un flujo de datos en un proceso
comprendido por varias fases secuenciales,
siendo la entrada de cada una la salida de la
anterior.

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CATEGORIAS
LINEAL
Serie de etapas en un arreglo lineal para
ejecutar una funcin especifica sobre un bloque
de datos:
EJECUCION DE INSTRUCCIONES
CALCULOS MATEMATICOS,
ACCESOS A MEMORIA.

NO-LINEAL
Configurada para ejecutar varias funciones en
diferentes tiempos, incluyendo realimentaciones
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

1RA GENERACION

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

2da GENERACION
DATOS
Transmiten datos ( a este nivel no hay diferencias
entre datos e instrucciones). Performance dada por el
ancho:8, 16, 32, 64 bits

DIRECCIONES
Identifican la fuente o el destino de los datos
El ancho del bus determina la mxima capacidad de
direccionar memoria del sistema

CONTROL
Proveen informacin de control y temporizacion
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ACLARACIONES

Recordar que lo que se direcciona es a la


memoria RAM, no al disco
Para aumentar la cantidad de direccionamiento
de la memoria se utilizan BUSES
MULTIPLEXADOS que pueden trabajar tanto
como BUSES DE DIRECCION como de DATOS
Para esta ultima funcin se utilizan
ARBITRADORES DE BUS como el 8289

ANCHO DE CANAL
BUS DE DATOS:
Cantidad de bits que pueden ser transferidos
simultneamente.
Ej el bus de datos puede transferir 8 bytes por vez
BUS DE DIRECCIONES:
Cantidad de direcciones diferentes que puede alcanzar
el microprocesador. Ej en bus de 32 bits seran 232 (mas
de 4.000.000.000 direcciones diferentes)

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

BRIDGES

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Ciclo de bus
Tiempo en que la CPU realiza una transferencia
de datos completa con el exterior
En ese tiempo se produce la activacin de las
seales necesarias para que el procesador
realice operaciones de lectura/escritura en la
memoria
Ciclo de bus sencillo
Ciclo de bus en rafaga
Ciclos especiales (interrupciones)

Bus sincronico

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Bus asincronico

SEALES DE CONTROL

SEAL DESDE EL
PERIFERICO

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Arbitraje de los buses


(a) Arbitraje simple
centralizado

(a) Arbitraje
centralizado con
niveles de
prioridad

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Arbitraje de los buses


(a) Arbitraje simple
centralizado
(b) Arbitraje
centralizado con
niveles de
prioridad

(c) Arbitraje
descentralizado
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Semantica
PCI: Peripheral Component Interfase
133 Mb/s
SCSI: Small Computer System Interfase
40 Mb/s
ISA: Industry Standard Arquitecture - OBSOLETO
16,7 Mb/s
IDE: Integrated Drive Electronic
33 Mb/s
ATA (PATA Y SATA)
150 A 600 Mb/s
FIREWIRE (IEEE 1894)
25 a 400 Mb/s
USB: Universal Serie Bus
1.0 1,5 Mbps. ; 2.0: 125Mbps; 3.0: 4.8Gbps
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

INTERNOS

EXTERNOS

PCI - TIPOS
Cardbus es un formato PCMCIA de 32 bits, 33 MHz PCI
Compact PCI, utiliza mdulos de tamao Eurocard conectado
en una placa hija PCI.
Tarjeta de expansin PCI-X Gigabit Ethernet
PCI 2.2 funciona a 66 MHz
PCI 2.3 permite el uso de 3.3
PCI 3.0 es el estndar final oficial del bus
PCI-X aumenta la transferencia de datos a 133
PCI-X 2.0 especifica un ratio de 266 MHz
Mini PCI es un nuevo formato de PCI 2.2 para utilizarlo
internamente en los porttiles
PC/104-Plus es un bus industrial que utiliza las seales PCI
con diferentes conectores.
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Dimensiones de las tarjetas


Una tarjeta PCI de tamao completo tiene un alto de 107 mm (4.2 pulgadas) y un largo de 312 mm
(12.283 pulgadas). La altura incluye el conector de borde de tarjeta.
Adems de estas dimensiones el tamao del backplate est tambin estandarizado. El backplate es la
pieza de metal situada en el borde que se utiliza para fijarla al chasis y contiene los conectores
externos. La tarjeta puede ser de un tamao menor, pero el backplate debe ser de tamao completo y
localizado propiamente. Respecto del anterior bus ISA, est situado en el lado opuesto de la placa para
evitar errores.
Las tarjeta de media altura son hoy comunes en equipos compactos con chasis Small Form Factor,
pero el fabricante suele proporcionar dos backplates, con el de altura completa fijado en la tarjeta y el
de media altura disponible para una fcil sustitucin.

Controladora PCI SCSI de 32 bits

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Ejemplo de
configuraciones
PCI

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

SCSI Small Computer System Interfase


Originada en Macintosh en 1984
Tres versiones
SCSI 1: 8 lineas de datos, 5 MHz, 7 dispositivos en serie
SCSI 2: 8 y 16 lineas de datos, 10 MHz
SCSI 3.x: 8 y 16 lineas de datos, de 20 a 80 Mb/s segn
version. Incluye enlaces de coaxil y fibra optica.
Si bien se considera un BUS, los dispositivos se conectan en
serie en forma encadenada (daisy chain)
Todos los dispositivos trabajan en forma independiente y
pueden intercambiar datos entre ellos. Ej: un disco duro
puede guardar datos en una cinta sin que intervenga la
computadora
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

ISA con CACHE

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COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Buses de alta performance

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

IDE Integrated Drive Electronic


El sistema IDE (Integrated Device Electronics,
"Dispositivo con electrnica integrada") o ATA
(Advanced Technology Attachment), controla los
dispositivos de almacenamiento masivo de datos, como
los discos duros y ATAPI (Advanced Technology
Attachment Packet Interface) y adems aade
dispositivos como las unidades CD-ROM.

En el sistema IDE el controlador del dispositivo se


encuentra integrado en la electrnica del
dispositivo.

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

AGP Accelerated Graphics Port

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

3ra GENERACION
BUSES SERIE

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COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

CLCULO DE LA VELOCIDAD REAL DE


SATA 1.5 GB/S Y SATA 3 GB/S
SATA I

1500 MHz
Bits/clock
1
Codificacin
8b10b
bits/Byte
8
Velocidad real 150 MB/s
Frecuencia

SATA II

SATA III

3000 MHz
1
8b10b
8
300 MB/s

6000MHz
1
8b10b
8
600 MB/s

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

IEEE 1394 Firewire

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

USB

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

IEEE1394 Firewire

USB

Numero mximo de dispositivos

63

127

Cambio en caliente

Hot pluggin

Hot pluggin

Longitud mxima del cable


entre dispositivos

4,5 mts

5 mts

Velocidad de transferencia de
datos

200 a 400 Mbps

12, 125 o 4800 Mbps


dependiendo de la version

Tipos de ancho de banda

400 Mbps
800 Mbps
1 Gbps

ninguno

Implementacin en Macintosh

Si

No

Coneccin de perifricos interna

Si

No

Tipos de dispositivos
conectables

Videocmaras DV
Cmaras digitales alta
resolucin
HDTV (TV alta definicin)
Cajas de conecciones
Discos duros
Unidades DVD ROM
Impresoras
Escneres

Teclados
Ratones
Monitores
Joysticks
Cmaras digitales
Unidades CD ROM
Pendrives
Mdems
etc

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DVI - Digital Visual Interface

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Norma

Ancho
del bus
(bits)

Velocidad
del bus
(MHz)

Ancho de
banda
(MB/seg.)

OBSOLETA

ISA 8 bits

8,3

7,9

OBSOLETA

ISA 16 bits

16

8,3

15,9

EISA Arquitectura estndar industrial


extendida (EISA, Extended
Industry Standard Architecture)

32

8,3

31,8

Bus local VESA (VESA Local Bus)

32

33

127,2

PCI 32 bits

32

33

127,2

PCI 64 bits 2,1

64

66

508,6

AGP (Acelerated graphic port)

32

66

254,3

AGP (Modo x2)

32

66x2

528

AGP (Modo x4)

32

66x4

1056

AGP (Modo x8)

32

66x8

2112

ATA33

16

33

33

ATA100

16

50

100

ATA133

16

66

133

ATA serial (S-ATA, Serial ATA)

180

ATA serial II (S-ATA2, Serial ATA II)

380

USB

1,5

USB 2,0

60

FireWire

100

FireWire 2

200

SCSI-1

4,77

SCSI-2 - Fast

10

10

SCSI-2 - Wide

16

10

20

SCSI-2 - Fast Wide 32 bits

32

10

40

SCSI-3 - Ultra

20

20

SCSI-3 - Ultra Wide

16

20

40

SCSI-3 Ultra 2

40

40

SCSI-3 - Ultra 2 Wide

16

40

80

SCSI-3 - Ultra 160 (Ultra 3)

16

80

160

SCSI-3 - Ultra 320 (Ultra 4)

16

80 DDR

320

SCSI-3 - Ultra 640 (Ultra 5)

16

80 QDR

640

ENTRADA /
SALIDA (I/O)

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Estructura de Software de un
controlador

Estructura de Hardware de un
controlador

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

A
M
U
X

B
M
U
X

C
M
U R W
X D R

A
L
U

C
O
N
D

J
U
M
P

A
D
D
R

10000001000000100101010010100000000000000

1.

Los campos A y B tienen el formato del PC (Contador de Programa) sin


modificaciones 3210:10000002.

2.

AMUX y BMUX son cero porque estos datos se toman directamente del
registro MIR.

3.

El registro de destino de la operacin de lectura es el registro de


instrucciones ir cuya identificacin binaria es 3710:1001012 en el Campo C.

4.

CMUX : 0 porque el valor se toma del MIR

5.

RD:1 por ser una accin de lectura.

6.

WD:0 por no ser una accin de escritura

7.

ALU: 0101 por ser una operacin lgica AND.

8.

COND: 000 porque el control se transfiere a la palabra siguiente

9.

JUMPADDR es 0 porque el campo anterior no indica saltos

E/S y MEMORIA

Entrada/Salida

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Funciones de los mdulos de


Entrada/Salida
Control y temporizacion
Comunicacin con la CPU
Comunicacin con el equipo periferico
Almacenamiento de datos
Deteccion de errores

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

FORMA DE TRABAJO: MAESTRO / ESCLAVO

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Modulos de Entrada/Salida

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Polling

TRAP
Procedimiento automtico de llamada generado
por el hardware como consecuencia de una
condicin excepcional que se produce durante la
ejecucin de un programa
De naturaleza asincronica.

Instrucciones ilegales
Division por cero
Desbordes
Etc
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

INTERRUPCIONES
Cuando sucede por la accin de algn elemento
circuital (hardware).
De naturaleza sincronica
Accionar una tecla
Transferir datos de un disco

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Interrupciones

Interrupciones

Interrupciones
CLASES DE INTERRUPCIONES
Programada

Generada por alguna condicin que se produce como


resultado de la ejecucin de una instruccin: ej.
Overflow, divisin por cero, intentos no validos
(memoria no valida, instruccin inexistente, etc)

Temporizadas

Generadas por un temporizador interno del


procesador al ejecutar alguna funcin especifica del
mismo

Por E/S

Generada por un controlador de E/S para indicar la


finalizacin del problema de una operacin o avisar
condiciones de error

Fallo de
Hardware

Generados por fallas de equipo como falta de


alimentacin o errores de paridad en la memoria

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Sin Interrupcion

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

Interrupcion, espera de E/S corta

UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DMA Acceso Directo a Memoria


Requiere un modulo adicional en el bus del sistema
Es capaz de imitar el procesador
Requerido para transferir datos a y desde memoria a
travs del bus del sistema
Utiliza el bus solo cuando el procesador no lo necesita, o
forza a este a suspender su uso (robo de ciclo)
Cuando el procesador desea leer o escribir un bloque en
un perifrico especifico (direccin de E/S) enva estos
datos al DMA quien los almacena.
El procesador continua con otro trabajo mientras el DMA
transfiere esa informacin en forma directa a la
memoria
UNNOBA - ARQUITECTURA DE
COMPUTADORAS II

DMA
TIEMPO
Ciclo de Instruccion
Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Ciclo del
procesador

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Captacin
de la
instruccin

Puntos de ruptura para el DMA

Punto de ruptura para una interrupcin

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COMPUTADORAS II

DMA

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COMPUTADORAS II

Diagrama
logico de
interrupciones
E/S para una
transferencia
de disco rigido

ADMINISTRACION
PROGRAMADA

MEDIANTE
INTERRUPCIONES

ACCESO DIRECTO A
MEMORIA (DMA)

PERIFERICOS

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COMPUTADORAS II

PERIFERICOS DE INTERACCION
Un teclado es un perifrico o dispositivo que
consiste en un sistema de teclas, como las de una
mquina de escribir, que permite introducir datos
u ordenes a un ordenador o dispositivo digital

Teclado QWERTY
Teclado Dvorak
Teclado AZERTY
Teclado QWERTZ
Teclado Colemak
Teclado tipo chiclet
PC 99
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COMPUTADORAS II

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El teclado de la computadora consta de una matriz de contactos,


que al presionar una tecla, cierran el circuito.
Un microcontrolador detecta la presin de la tecla, y genera un
cdigo. Al soltarse la tecla, se genera otro cdigo. De esta manera
el chip localizado en la placa del teclado puede saber cundo fue
presionada y cundo fue soltada, y actuar en consecuencia.
Los cdigos generador son llamados Codigos de barrido (Scan code,
en ingls).
Una vez detectada la presin de la tecla, los cdigos de barrido son
generados, y enviados de forma serial a travs del cable y con el
conector del teclado, llegan a la placa madre de la PC. All, el
cdigo es recibido por el microcontrolador conocido como BIOS DE
TECLADO. Este chip compara el cdigo de barrido con el
correspondiente a la Tabla de caracteres. Genera una interrupcin
por hardware, y enva los datos al procesador
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El teclado QWERTY

es la distribucion de
teclado ms comn. Fue diseado y patentado por
Christopher Sholes en 1868 y vendido a Remington en
1873. Su nombre proviene de las primeras seis letras de su
fila superior de teclas.

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MOUSE

Mecnicos
pticos
Lser
Trackball

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Mecnicos
Tienen una gran esfera de plstico o goma, de varias
capas, en su parte inferior para mover dos ruedas que
generan pulsos en respuesta al movimiento de ste
sobre la superficie. Una variante es el modelo de
Honeywell que utiliza dos ruedas inclinadas 90 grados
entre ellas en vez de una esfera.
La circuitera interna cuenta los pulsos generados por la
rueda y enva la informacin a la computadora, que
mediante software procesa e interpreta.
Parte inferior de un ratn con cable y sensor ptico.
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pticos
Es una variante que carece de la bola de goma que evita el frecuente
problema de la acumulacin de suciedad en el eje de transmisin, y
por sus caractersticas pticas es menos propenso a sufrir un
inconveniente similar.
Puede ofrecer un lmite de 800 ppp, como cantidad de puntos
distintos que puede reconocer en 2,54 centmetros (una pulgada); a
menor cifra peor actuar el sensor de movimientos. Su funcionamiento
se basa en un sensor ptico que fotografa la superficie sobre la que se
encuentra y detectando las variaciones entre sucesivas fotografas, se
determina si el ratn ha cambiado su posicin.
En superficies pulidas o sobre determinados materiales brillantes, el
ratn ptico causa movimiento inestable sobre la pantalla, por eso se
hace necesario el uso de superficies que, para este tipo, no debe ser
brillante y mejor si carece de grabados multicolores que puedan
"confundir" la informacin luminosa devuelta.
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Lser
Tambin detecta el movimiento deslizndose sobre una
superficie horizontal, pero el haz de luz de tecnologa
ptica se sustituye por un lser con resoluciones a partir
de 2000 ppp, lo que se traduce en un aumento
significativo de la precisin y sensibilidad

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Trackball
En concepto de trackball es una idea que parte del
hecho que se debe mover el puntero no el dispositivo,
por lo que se adapta para presentar una bola, de tal
forma que cuando se coloque la mano encima se pueda
mover mediante el dedo pulgar, sin necesidad de
desplazar nada ms ni toda la mano como antes. De
esta manera se reduce el esfuerzo y la necesidad de
espacio, adems de evitarse un posible dolor de
antebrazo por el movimiento de ste.
Este tipo ha sido muy til por ejemplo en la
informatizacin de la navegacin martima.
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El monitor o pantalla de computadora,


aunque tambin es comn llamarle "pantalla",
es un dispositivo de salida que, mediante una
interfaz, muestra los resultados del
procesamiento de una computadora.

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Tubo de rayos catdicos o CRT (Cathode Ray Tube)


Pantalla de plasma o PDP (Plasma Display Panel)
Pantalla de cristal lquido o LCD (Liquid Crystal Display)
TFT LCD (Thin Film Transistor: transistor de pelculas finas)

Pantalla LED (Light Emitting Diode: diodo emisor de luz)


OLED (Organic Light-Emitting Diode: diodo orgnico de
emisin de luz)
AMOLED (Active Matrix OLED: OLED de matriz activa)
Super AMOLED (Super Active Matrix Organic Light-Emitting
Diode: Sper AMOLED

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Parmetros de una pantalla


Pxel: Unidad minima representable en un monitor.
Tamao de punto o (dot pitch): El tamao de punto es el espacio
entre dos fsforos coloreados de un pixel. Es un parmetro que
mide la nitidez de la imagen, midiendo la distancia entre dos puntos
del mismo color; resulta fundamental a grandes resoluciones.
Los tamaos de punto ms pequeos producen imgenes ms
uniformes. Un monitor de 14 pulgadas suele tener un tamao
de punto de 0,28 mm o menos.
Lo mnimo exigible es de 0,28mm. Para CAD o en general para
diseo, lo ideal es menos de 0,21
rea til: El tamao de la pantalla no coincide con el rea real que
se utiliza para representar los datos.

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Resolucin mxima: es la resolucin mxima o nativa (y nica en


el caso de los LCD) que es capaz de representar el monitor; est
relacionada con el tamao de la pantalla y el tamao.
Tamao de la pantalla: Es la distancia en diagonal de un vrtice
de la pantalla al opuesto, que puede ser distinto del rea visible.
Ancho de banda: Frecuencia mxima que es capaz de soportar el
monitor
Hz o frecuencia de refresco vertical: son 2 valores entre los
cuales el monitor es capaz de mostrar imgenes estables en la
pantalla.
Hz o frecuencia de refresco horizontal : similar al anterior pero
en sentido horizontal, para dibujar cada una de las lneas de la
pantalla.
Blindaje: Un monitor puede o no estar blindando ante
interferencias elctricas externas y ser ms o menos sensible a
ellas, por lo que en caso de estar blindando, o semiblindado por la
parte trasera llevara cubriendo prcticamente la totalidad del tubo
una plancha metalica en contanto con tierra o masa.
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Parmetro

VGA

SVGA

XGA

XVGA

Relacin de
aspecto

4:3

4:3

4:3

5:4

Resolucin
horizontal

640

800

1024

1280

Resolucin
vertical

480

600

768

1024

N. de lneas
activas

480

600

768

1024

N. de lneas
totales

525

666

806

1068

Ancho de
banda (BW)

15,75 MHz

25 MHz

37,5 MHz

63,24 MHz

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Estndar

Resolucin

Escala

Escala
normalizada

Pixels

CGA
QVGA

320200
320240

16:10
4:3

1,6:1
1,33:1

64 K
77 K

B&W
Macintosh/Macinto
sh LC

512384

4:3

1,33:1

197 K

EGA

640350

aprox. 11:6

1,83:1

224 K

MCGA
HGC
MDA
Apple Lisa
SVGA
WVGA
XGA
XGA+
WXGA

640480
720348
720350
720360
800600
850480
1024768
1152864
1280768

4:3
60:29
72:35
2:1
4:3
16:9
4:3
4:3
15:9

1,33:1
2,07:1
2,06:1
2:1
1,33:1
1,78:1
1,33:1
1,33:1
1,67:1

307 K
251 K
252 K
259 K
480 K
409 K
786 K
995 K
983 K

WXGA

1360768[1]

16:9

1,78:1

1020 K

WXGA+ ?

1280800

16:10

1,6:1

1M

SXGA

12801024

5:4

1,25:1

1'3 M

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WSXGA o WXGA+

1440900

16:10

1,6:1

1'4 M

SXGA+

14001050

4:3

1,33:1

1'5 M

WSXGA

16001024

25:16

1,56:1

1'6 M

WSXGA+

16801050

16:10

1,6:1

1'8 M

UXGA

16001200

4:3

1,33:1

1'9 M

WUXGA

19201200

16:10

1,6:1

2'3 M

QWXGA

20481152

16:9

1,78:1

2'35 M

QXGA

20481536

4:3

1,33:1

3'1 M

WQXGA

25601600

16:10

1,6:1

4'1 M

QSXGA

25602048

5:4

1,25:1

5'2 M

WQSXGA

32002048

25:16

1,56:1

6'6 M

QUXGA

32002400

4:3

1,33:1

7'7 M

WQUXGA

38402400

16:10

1,6:1

9'2 M

HSXGA

51204096

5:4

1,25

21 M

WHSXGA

64004096

25:16

1,56:1

26 M

HUXGA

64004800

4:3

1,33:1

31 M

WHUXGA

76804800

16:10

1,6:1

35 M

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PANTALLAS DE RAYOS CATODICOS


Tres haces de electrones correspondiendo a los
tres colores bsicos (rojo, verde y azul) inciden
sobre una rejilla tras la cual est situada una
pantalla de fsforo que se ilumina. Estos haces
recorren la pantalla de izquierda a derecha y de
arriba a abajo formando la imagen. Hecho esto se
sitan de nuevo en la esquina superior izquierda
para formar una nueva imagen.

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Cada uno de estos tres haces da lugar a un punto


de color bsico (rojo, verde o azul), la agrupacin
de los tres puntos de color bsicos da lugar a un
punto de la imagen denominado pixel

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Pantalla de plasma
Consta de muchas celdas diminutas situadas entre dos
paneles de cristal que contienen una mezcla de gases
nobles (nen y xenn).
El gas en las celdas se convierte elctricamente en
plasma, el cual provoca que una substancia
fosforescente(que no es fsforo) emita luz.
De la misma manera de un TRC donde la imagen es
escaneada a traves de la escena , en los display de
plasma, todos los pixel se prenden cuando corresponde. Al
no existir haz electronico, luz de fondo o iluminacion de
polarizacion , la imagen tiene maryor definicion y brillo.
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Pantalla de plasma

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LCD
Estn formadas por dos filtros polarizantes con filas de cristales lquidos alineados
perpendicularmente; aplicando una corriente elctrica a los filtros se consigue que la luz
pase o no dependiendo de que lo permita o no el segundo filtro. Si se intercalan tres
filtros adicionales de colores bsicos (rojo, verde, azul), se obtienen pantallas que
reproducen imgenes en color

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LCD (liquid crystal display) vs


PLASMA
Una de las diferencias que mas se percibe visualmente es la velocidad
de respuesta a los cambios de la imagen.
Ejemplo:
Si es reproducida una pelcula en la cual las imgenes cambian
continuamente a gran velocidad, en el caso de los televisores o
monitores de plasma la respuesta al cambio de imagen es de
3,5 mili segundos como mnimo mientras que los monitores de
lcd esta es de 8 mili segundos
Cuando un televisor o monitor no tiene una buena respuesta a los
cambios de imagen esta tiende a pixelarse.
La imagen se sobrepone con la anterior (se pega) produciendo una
imagen distorsionada la cual se aleja de lo real y de la calidad,
Los televisores y monitores de plasma tienen mejor respuesta
a los cambios de imagen
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Diferencias bsicas entre pantallas


de plasma y LCD
rea de visin . Las de LCD son populares en aplicaciones como
sistemas de entretenimiento mvil y telfonos celulares. En el otro
extremo ambos tipos pueden rebasar las 60 pulgadas.
Dimensiones y peso de equipo similares.
ngulo de visin Es mayor en el caso de las plasmas.
Vida til Superior LCD (Plasma 30.000 horas, LCD 50.000 horas).
Color LCD tiene imgenes ms claras y colores ms vivos. Las
plasmas tienen mayor diversidad y precisin de color.
Brillantez Superior en LCD.
Negros Las plasmas definen de mejor manera los negros, mientras
las pantallas de LCD muestran tonos oscuros de gris.
Nivel de contraste Superior en plasma.

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Pitch 16 mm

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Led
Distancia del
pblico

Altura recomendado
Pitch recomendable
del texto (pulgadas)

25 m
50 m
75 m
100 m
150 m
200 m
250 m

0,5" (12.7 mm)


1" (25.4 mm)
1.5" (38.1 mm)
2" (50.8 mm)
3" (76.2 mm)
4" (101.6 mm)
5" (127 mm)

12 mm
16 mm
20 mm
20 mm
23 mm
25 mm
28 mm

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Contraste
brillo
color
detalle
Areas exteriores
Areas cerradas
Angulo de Vision
Vida Util
Ahorro de Energia
Peso

PLASMA
8
9
8
8
7
9
9
8
7
6

LCD
9
8
9
9
8
9
7
9
8
8

LED
9
8
9
9
8
9
8
9
9
9

Pantallas Tactiles
Resistivas:
Son ms baratas y no les afectan el polvo ni el agua, y adems de ser ms precisas pueden ser
usadas con un puntero o con el dedo. Sin embargo, pierden hasta un 25% del brillo y son ms
gruesas, por lo que estn siendo sustituidas por otras en los dispositivos mviles que precisan un
tamao y un peso ajustados y mayor brillo en la pantalla por la posibilidad de estar expuestos a
la luz directa del sol.

Capacitivas:
La calidad de imagen es mejor, tienen mejor respuesta y algunas permiten el uso de varios
dedos a la vez (multitouch). Sin embargo, son ms caras y no se pueden usar con puntero
normal, sino con uno especial para las pantallas capacitivas.

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COMPUTADORAS II

Resistivas

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Capacitivas

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FIN DEL CURSO

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