Hardware reconfigurable:

Un hardware reconfigurable es aquel que viene descrito mediante un lenguaje

HDL (Hardware Description Language ),su manera de desarrollo es muy
similar a la de un software , el diseo viene determinado por ficheros de texto ,
que encapsulan el cdigo fuente; al igual que a un software a este se le puede
aplicar una licencia libre como GLP.
Lenguaje HDL:
Este lenguaje es usado para describir tanto la estructura como el
comportamiento de las partes integrantes del hardware, o diseo del
algoritmo a ficheros de texto ASCII(Cdigo Fuente), un ejemplo de este
sera el lenguaje VHDL o Verilog.
FPGAs:
Las FPGAs son dispositivos que nos permiten materializar la estructura creada
con el lenguaje HDL, estos permiten implementar circuitos digitales, que al
estar compuestos por bloques (CLBs), se unen dinmicamente reaccionando a
como se especifique en la memoria de configuracin , el fichero contenedor se
denomina bitstream y dependiendo de su configuracin es como se modelan
las CLBs obteniendo dispositivos diferentes, gracias a esto son denominados
dispositivos universales, por aportar con la facilidad de poder transformarse
dependiendo del bitstream de un dispositivo a otro, cabe aclarar que el
bitstream se puede obtener, a travs de la FPGA descargndolo as
conseguimos que nuestro diseo hardware se materialice, esta es una de las
dos fases del hardware reconfigurable.
El Hardware reconfigurable libre se puede compartir como un software,
distribuir bajo licencia GLP, publicar funcionalidades y descripciones dentro de
una comunidad y tambin generar un repositorio hardware para el trabajo en
equipo.
Simulacin:
Para realizar una simulacin se necesita un analizador/simulador del lenguaje
escogido, en el caso de VHDL se puede utilizar GHDL, este genera un
ejecutable a partir del archivo base VHDL, al ejecutarlo se realiza la simulacin,
este crea un fichero VCD el cual permite visualizar las seales utilizando
GTKWAVE.
Ejemplo:

Archivo_base.vhdl ->GHDL ->Archivo_base (ejecutable)->Archivo_Base.vcd>GTKWAVE->Archivo_base(Visual)

Fase Sntesis:
En el proceso de sntesis se infieren los componentes hardware bsico a partir
del diseo vhdl y se obtiene un fichero netlist en formato EDIF.
Fase de implementacin:
A partir del netlist se genera el bitstream, esta fase es muy dependiente de la
FPGA , y es aqu donde surgen los problemas, la tecnologa de los dispositivos
FPGA es considerada secreto industrial , por lo que no es posible el diseo de
herramientas libres.
Fase de obtencin:
Descarga del bitstream de la memoria de la FPGA.

Trabajando en GNU/Linux:
Para realizar la fase de sntesis/implementacin es necesario emplear
herramientas propietarias, estas tiene una licencia de coste alto aunque es
posible disponer de versiones gratuitas.
En el caso particular de trabajar con FPGAs es necesario emplear sus
herramientas integradas de diseo ISE , disponible para plataformas Window y
Solaris. Esta herramienta permite cubrir todas las fases del diseo: Edicin en
VHDL, compilacin, simulacin (mediante la herramienta externa Model Sim),
sntesis, Implementacin y generacin del bitstream.

Plataformas Hardware:

Para poner en funcionamiento el Hardware Reconfigurable sintetizado es

necesario una plataforma. En el mercado estn disponibles distintas placas de
desarrollo para FPGAs, una de ellas es la placa JPS que naci con la filosofa
abierta y dispone de un Software de descarga para Linux.