Flipflop 4

Aula 14: Aplicaes de Flip-flops
Circuitos Digitais
Rodrigo Hausen
CMCC UFABC
15 de maro de 2013
http://compscinet.org/circuitos
Rodrigo Hausen (CMCC UFABC)
15 de maro de 2013
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Relembrando: Flip-flop S-R

Flip-flop S-R sensvel borda de descida do clock (borda negativa)
S
Ck
R
En
En
S
0
0
1
1
R
0
1
0
1
Ck
?
10
10
10
Q
Q
Q
Q
Qi
Qi1
0
1
X
Ck
(mantem Q)
(reset Q)
(set Q)
(proibido)
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Relembrando: Flip-flop S-R

Flip-flop S-R sensvel borda de subida do clock (borda positiva)
Ck
En
En
S
0
0
1
1
R
0
1
0
1
Ck
?
01
01
01
Q
Q
Qi
Qi1
0
1
X
Q
Q
Ck
(mantem Q)
(reset Q)
(set Q)
(proibido)
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Relembrando: Flip-flop D
Flip-flop D sensvel borda de descida.
D
S
Ck
Ck
D
0
1
Ck
10
10
Qi
0
1
D
Ck
(reset = armazena 0)
(set = armazena 1)
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Relembrando: Flip-flop J-K
Ck
K
Ck
Qi
Qi
0
0
1
1
0
1
0
1
?
10
10
10
Qi1
0
1
Qi1
Qi1
1
0
Qi1
Ck
(mantem)
(kill = reset)
(jump = set)
(inverte)
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Flip-flops: Aplicaes
Contador de 3 bits:
'1'
'1'
J
Ck
'1'
Q
a0
Ck
Ck
Ck
a1
a2
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Problema: Faa um contador de 0 at 5.
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Estados de a2 , a1 , a0 , respectivamente:
000, 001, 010, 011, 100, 101, 000, . . .
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000, 001, 010, 011, 100, 101, 000, . . .
Como fazer com que todas as sadas Q dos flip-flops J-K tornem-se 0
antes da transio 111000 dos estados das sadas?
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000, 001, 010, 011, 100, 101, 000, . . .
Como fazer com que todas as sadas Q dos flip-flops J-K tornem-se 0
antes da transio 111000 dos estados das sadas?
Precisamos alterar o flip-flop J-K para que possamos zerar Q
independentemente de detectarmos uma borda do clock. Para isso,
precisamos voltar ao latch S-R com enable.
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Latch S-R com Enable, Preset e Clear

Problema: latch S-R s responde s entradas S e R quando En = 1.
Queremos poder fazer reset e set, independentemente do estado de En.
En
Q
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Problema: latch S-R s responde s entradas S e R quando En = 1.
Queremos poder fazer reset e set, independentemente do estado de En.
PRE
En
Q
R
CLR
Soluo: adicione duas entradas ativas em nvel baixo, PRE e CLR, s

portas NAND das sadas.
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Comportamento do Latch S-R com Enable, Preset e Clear:
PRE
En
Q
R
CLR
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quando PRE = 1 e CLR = 1, idntico ao latch S-R com enable;
En
Q
R
1
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quando PRE = 1 e CLR = 0, ocorre reset (Q = 0);
En
1
R
0
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quando PRE = 0 e CLR = 1, ocorre set (Q = 1);
0
En
0
R
1
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proibido PRE = 0 e CLR = 0
PRE
En
Q
R
CLR
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PRE
En
Q
R
CLR
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PRE
En
Q
PRE
En
R
CLR
CLR
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Entradas assncronas: Preset e Clear

Usando latches S-R com Enable, Preset e Clear, possvel fazer flip-flops
S-R, D e J-K com entradas Preset e Clear ativas em nvel baixo.
As entradas PRE e CLR so ditas assncronas pois elas interferem
no funcionamento dos flip-flops independentemente do clock (ao
contrrio das demais entradas, que s afetam o flip-flop em uma das
bordas do clock)
PRE
Ck
CLR
PRE
Ck
CLR
PRE
Ck
CLR
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Voltando ao contador
Voltando ao problema original: fazer um contador de 0 at 5.
Contador de 3 bits (conta de 0 a 7):
000 001 010 011 100 101 110 111
6
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000 001 010 011 100 101 110 111
6
Como evitar a transio 101 110, transformando-a em 101 000?

000 001 010 011 100 101 110 111
6
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000 001 010 011 100 101 110 111
6

000 001 010 011 100 101 110 111
6
Idia: fazer reset dos flip-flops do contador assim que a contagem for
excedida!
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000 001 010 011 100 101 110 111
6

000 001 010 011 100 101 110 111
6
Idia: fazer reset dos flip-flops do contador assim que a contagem for
excedida!
Isto acontece quando chegamos em 5 + 1 = (110)2
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Agora, o problema detectar, por meio de um sinal ativo de nvel baixo,
quando (a2 a1 a0 )2 = (110)2
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quando (a2 a1 a0 )2 = (110)2
Deteco por nvel alto: a2 a1 a0
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quando (a2 a1 a0 )2 = (110)2
Deteco por nvel baixo: a2 a1 a0
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quando (a2 a1 a0 )2 = (110)2
'1'
'1'
J
Ck
PRE
'1'
CLR
Q
a0
CLR
PRE
Ck
Ck
Ck
PRE
Q
a1
CLR
Q
a2
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quando (a2 a1 a0 )2 = (110)2
'1'
'1'
J
Ck
PRE
CLR
PRE
Q
a0
CLR
PRE
Ck
Ck
Ck
detector 6 = (110)2
'1'
Q
a1
CLR
Q
a2
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Contador mdulo m
Contador mdulo m: circuito digital com uma entrada de clock que conta
de 0 at m 1.
Exemplo: contador mdulo 6, que conta de 0 a 5.
'1'
'1'
J
Ck
PRE
CLR
PRE
Q
a0
CLR
PRE
Ck
Ck
Ck
detector 6 = (110)2
'1'
Q
a1
CLR
Q
a2
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Faa o diagrama de forma de onda para o circuito abaixo e diga o que ele
faz.
'1'
'1'
J
Ck
'1'
Q
a0
Ck
Ck
Ck
a1
a2
(Soluo na lousa)
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faz.
'1'
'1'
J
Ck
'1'
Ck
Ck
Ck
a0
a1
a2
(Soluo na lousa) um contador regressivo para 3 bits: 111, 110, 101,
. . . , 001, 000, 111, . . .
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faz (entrada: Ck, sada: Q)
D
Ck
Ck
Q
(Soluo na lousa)
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faz (entrada: Ck, sada: Q)
D
Ck
Ck
Q
(Soluo na lousa) Funciona como um flip-flop J-K com as entradas J = 1
e K = 1, ou seja, inverte a sada a cada borda de descida do clock.
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faz (entrada: Ck, sadas: a2 , a1 , a0 )
D
Ck
Ck
Ck
Ck
Q
a0
Q
a1
a2
(Soluo na lousa)
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faz (entrada: Ck, sadas: a2 , a1 , a0 )
D
Ck
Ck
Ck
Ck
Q
a0
Q
a1
a2
(Soluo na lousa) Outra maneira de implementar um contador de 3 bits.
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Registrador sncrono: s atualiza o dado na borda de descida do
clock. Possui uma entrada CLR, ativa em nvel baixo.
Entrada de dados
Ck
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
CLR
Sada de dados
15 de maro de 2013
17 / 24
Entrada de dados
Ck
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
CLR
Sada de dados
=
15 de maro de 2013
17 / 24
Entrada de dados
Ck
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
Q
CLR
Ck
CLR
Sada de dados
Entrada
Ck
CLR
Registrador
4 bits
Sada
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O que faz o circuito abaixo? (Entrada: Ck, Sadas: a3 , a2 , a1 , a0 )
Ck
Ck
a3
a2
a1
a0
Entrada
Registrador 4 bits
Sada
'0 0 0 0'
Somador completo c
in
4 bits
'1'
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Ck
Ck
a3
a2
a1
a0
Entrada
Contador de 4 bits
Registrador 4 bits
Sada
'0 0 0 0'
Somador completo c
in
4 bits
'1'
15 de maro de 2013
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Ck
Ck
a3
a2
a1
a0
Entrada
Contador de 4 bits
Registrador 4 bits
Sada
'0 0 0 0'
Somador completo c
in
4 bits
'1'
Diferentemente
dos
anteriores, este contador sncrono:
todas as sadas so
sincronizadas
15 de maro de 2013
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Projeto de contadores sncronos
...
Modelo geral de um contador sncrono:
...
Ck
Entrada de dados
...
Sada de dados
sada prx. estado
Registrador n bits
...
...
entrada estado
atual
Ck
Circuito combinacional
para o clculo do
prximo estado
an-1 an-2 ...a 1 a 0
15 de maro de 2013
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Exemplo: projetar um contador de cdigo Gray.
Passo Zero: Fazer o diagrama de estados.
000
100
001
101
011
010
111
110
Cada transio feita em uma borda de descida do clock.

15 de maro de 2013
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Passo Um: Obter e simplificar as expresses para cada uma das sadas do
circuito combinacional para o prximo estado.
atual
a 2 a 1 a0
0
0
0
prximo
A2 A1 A0
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21 / 24

atual
a 2 a 1 a0
0
0
0
prximo
A2 A1 A0
0
0
1
15 de maro de 2013
21 / 24

atual
a 2 a 1 a0
0
0
0
0
0
1
prximo
A2 A1 A0
0
0
1
15 de maro de 2013
21 / 24

atual
a 2 a 1 a0
0
0
0
0
0
1
prximo
A2 A1 A0
0
0
1
0
1
1
15 de maro de 2013
21 / 24

a2
0
0
0
atual
a1
0
0
1
a0
0
1
1
prximo
A2 A1 A0
0
0
1
0
1
1
15 de maro de 2013
21 / 24

a2
0
0
0
atual
a1
0
0
1
a0
0
1
1
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
15 de maro de 2013
21 / 24

a2
0
0
0
0
atual
a1
0
0
1
1
a0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
atual
a1
0
0
1
1
1
a0
0
1
1
0
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
atual
a1
0
0
1
1
1
1
a0
0
1
1
0
0
1
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
1
atual
a1
0
0
1
1
1
1
0
a0
0
1
1
0
0
1
1
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
1
1
atual
a1
0
0
1
1
1
1
0
0
a0
0
1
1
0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
0
0
0
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
1
1
atual
a1
0
0
1
1
1
1
0
0
a0
0
1
1
0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
0
0
0
Para casa: faa o mapa de Karnaugh

para cada sada. Voc obter:
A0 = a1 a2 + a1 a2
15 de maro de 2013
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a2
0
0
0
0
1
1
1
1
atual
a1
0
0
1
1
1
1
0
0
a0
0
1
1
0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
0
0
0

A0 = a1 a2 + a1 a2 = a1 a2
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
1
1
atual
a1
0
0
1
1
1
1
0
0
a0
0
1
1
0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
0
0
0

A0 = a1 a2 + a1 a2 = a1 a2
A1 = a0 a2 + a0 a1
15 de maro de 2013
21 / 24

a2
0
0
0
0
1
1
1
1
atual
a1
0
0
1
1
1
1
0
0
a0
0
1
1
0
0
1
1
0
prximo
A2 A1 A0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0
0
0
0

A0 = a1 a2 + a1 a2 = a1 a2
A1 = a0 a2 + a0 a1
A2 = a0 a1 + a0 a2
15 de maro de 2013
21 / 24

Passo Dois: Diagrama do circuito.
a0
a1
a2
15 de maro de 2013
22 / 24

Passo Dois: Diagrama do circuito. A0 = a1 a2
A0
a0
a1
a2
15 de maro de 2013
22 / 24

Passo Dois: Diagrama do circuito. A1 = a0 a2 + a0 a1
A0
A1
a0
a1
a2
15 de maro de 2013
22 / 24

Passo Dois: Diagrama do circuito. A2 = a0 a1 + a0 a2
A0
A1
A2
a0
a1
a2
15 de maro de 2013
22 / 24

Passo Dois: Diagrama completo do circuito.
A0
Ck
A1
A2
Entrada
Reg. 3 bits
Sada
a2 a1 a0
15 de maro de 2013
22 / 24
Para casa
Leia as sees 7-3 e 8-1 do livro do Floyd

Exerccios do captulo 7: autoteste 9, problemas 14, 15, 16, 17, 18,
25 e 26.
Exerccios do captulo 8: autotestes 1, 3 at 7, problemas 1 a 3.
Leia o texto Projeto de Mquinas de Estado no site
Resolva os problemas 14 a 19 do captulo 8.
I
Nos problemas 16 a 19, use registradores sncronos

(ignore a parte da questo onde dito use flip-flops J-K)
15 de maro de 2013
23 / 24
Exerccios adicionais
1. Como fazer um contador com flip-flops J-K sensveis borda de subida?
15 de maro de 2013
24 / 24
2. Usando flip-flops J-K, faa o circuito de um contador de dcada (tambm
chamado contador decdico, um contador mdulo 10)
15 de maro de 2013
24 / 24
3. Usando flip-flops J-K, faa um contador decdico regressivo:
1001, 1000, 0111, . . . , 0001, 0000, 1001, . . .
15 de maro de 2013
24 / 24
1001, 1000, 0111, . . . , 0001, 0000, 1001, . . .
4. Usando flip-flops D sensveis borda de descida, faa um registrador sncrono
para palavras de 4 bits, sensvel borda de subida. Entradas: Ck, CLR e WE
(write enable = habilita escrita).
15 de maro de 2013
24 / 24
1001, 1000, 0111, . . . , 0001, 0000, 1001, . . .
Em cada exerccio abaixo, assuma que os nicos componentes disponveis so um
registrador de 4 bits e um somador completo de 4 bits.
5. Faa um contador progressivo para 4 bits com passo 2: 0000, 0010, 0100,
0110, . . . Entradas: Ck (clock) e CLR (zera o contador).
15 de maro de 2013
24 / 24
1001, 1000, 0111, . . . , 0001, 0000, 1001, . . .
Em cada exerccio abaixo, assuma que os nicos componentes disponveis so um
registrador de 4 bits e um somador completo de 4 bits.
5. Faa um contador progressivo para 4 bits com passo 2: 0000, 0010, 0100,
0110, . . . Entradas: Ck (clock) e CLR (zera o contador).
6. Faa um contador progressivo/regressivo (up/down) para 4 bits com trs
entradas: Ck (clock), CLR (zera o contador) e U/D (se 0 = progressivo; se 1 =
regressivo).
15 de maro de 2013
24 / 24

Flipflop 4

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