OSCILADOR DIGITAL DE FRECUENCIA

PROGRAMABLE

OSCILADOR DIGITAL DE FRECUENCIA PROGRAMABLE

Curso 2014 2015 / Elementos de Sistemas de Telecomunicaciones

Introduccin...................................................................................................................... 3
PRINCIAPIO DEL PLL............................................................................................... 3
PRINCIPIO DEL SISTETIZADOR DE FRECUENCIAS. ......................................... 3
RELOJ .............................................................................................................................. 4
Generador de pulsos ..................................................................................................... 4
Divisor X/100 (IC2 + IC9) .......................................................................................... 5
Divisor por M2 ................................................................................................................. 6
Contador ....................................................................................................................... 6
Comparador .................................................................................................................. 7
Conformador................................................................................................................. 7
Tabla de frecuencias Divisor M2.................................................................................. 8
PLL ................................................................................................................................... 8
Tabla de frecuencias a la salida de PLL ....................................................................... 9
DIVISOR POR 2N ......................................................................................................... 10
Divisor N/10 ............................................................................................................... 10
DIVISOR N/2 ............................................................................................................. 10
Notas............................................................................................................................... 10
Fuente de alimentacin............................................................................................... 10
Codificacin BCD ...................................................................................................... 11

Introduccin
PRINCIAPIO DEL PLL

El principio bsico de operacin de un PLL puede ser explicado brevemente como sigue:
sin ninguna seal de entrada aplicada al sistema, la tensin de error Vd(t) es igual a cero . El VCO opera a
una frecuencia establecida "wo que es conocida como la frecuencia de operacin libre o frecuencia
natural. Si se aplica una seal entrante al sistema, el comparador de fase compara la fase y la frecuencia
de la entrada con la frecuencia del VCO y genera una tensin de error Ve(t) que est relacionada con la
fase y la diferencia de frecuencia entre las dos seales. Este error de tensin es luego filtrado, amplificado
y aplicado al terminal de control del VCO. De esta manera, la tensin de control Vd(t) fuerza a la
frecuencia del VCO a variar en una direccin que reduce la diferencia de frecuencia entre "wo y la seal
de entrada. Si la frecuencia de entrada "wi est suficientemente cerca a "wo, la naturaleza de feedback
del PLL hace que el VCO se sincronice o enganche con la seal de entrada. Una vez enganchado, la
frecuencia del VCO es idntica a la seal de entrada excepto por una diferencia de fase finita. Esta
diferencia de fase neta es necesaria para generar la tensin de error correctivo Vd(t), para desplazar la
frecuencia del VCO de su valor de frecuencia libre a la frecuencia de la seal entrante "wi y as,
mantener el PLL enganchado. Esta habilidad de auto correccin del sistema tambin permite al PLL

PRINCIPIO DEL SISTETIZADOR DE FRECUENCIAS.

Combinado un circuito multiplicador de frecuencias por N (divisor de frecuencia de salida del PLL) con
otro divisor por M se puede obtener frecuencias del valor:

fo =

DIVISOR _ POR _ 2 M
N
====> fo =
DIVISOR _ POR _ 2 N
M

El entrenador OSCILADOR DIGITAL DE FRECUENCIA PROGRAMABLE se compone de 5

mdulos diferenciados:
1.- RELOJ
2.- DIVISOR POR 2M
3.- PLL
4.- DIVISOR POR 2N
5.- FUENTE DE ALIMNTACIN

RELOJ
El bloque reloj es el encargado de generar la seal de reloj en formado de onda cuadrada con pulsos entre
0 y 5 voltios. Se divide a su vez en tres partes; un generador de pulsos a 1MHZ y dos divisores de X/10.

Generador de pulsos

Es generador de pulsos lo forma un cristal de cuarzo de 1MHz y dos puertas NOT del circuito integrado
SN7404N y el cristal X1 de 1 MHz. Las resistencias R2 y R4 se emplean para polarizar los inversores en
la zona lineal de funcionamiento.

Divisor X/100 (IC2 + IC9)

IC2 es un contador en BCD de dcadas formado por el

circuito integrado 7490A (IC2) que contiene en su interior
cuatro flip-flop JK (activados por flaco de bajada).
Para conseguir la divisin M/10 debemos entender la
construccin interna del circuito integrado en la que se
aprecian dos partes; un flip-flop JK con su entrada por la
patilla 14 y su salida por la patilla 12 y otra parte formada
por tres flip-flop JK configurados de modo que sus estradas
son comunes (patilla 1) y sus salidas son las patillas 8, 9 y
11.
Los pulsos del reloj entran a la patilla 1 conectada al grupo
de los 3 flip-flop y segn la tabla de la verdad cuando el
conteo llega a 5 la salida Q3 (patilla 11) pasa a nivel alto la
cual esta conectada a la entrada CKA (patilla 11) del flipflop individual de modo que la salida Q0 (patilla 12) pasa a
nivel alto. Durante los siguientes 5 pulsos de reloj la salida
Q0 se mantiene a nivel alto hasta que el conteo llega a cinco
y la salida Q3 (patilla11) pasa a nivel bajo que a su vez
pasa a nivel bajo la entrada CKA (patilla 14) por lo tanto la
tambin pasa a nivel bajo la salida Q0 (patilla 12). El
proceso se repite de modo que cada cinco pulsos de reloj la
salida Q0 (patilla 12) conmuta de estado. Como cada ciclo
est formado por un nivel bajo y otro alto y cada uno de
estos estados dura cinco ciclos de reloj el resultado es que la
frecuencia de salida es 10 veces inferior a la frecuencia de
reloj.
La salida de IC2 se conecta a la patilla 1 de IC9 que est
configurado de igual modo a IC2 para dividir M/10 con lo
que entre los dos circuitos se consigue una reduccin de la
frecuencia de reloj de 100 veces. Partiendo de la frecuencia
de reloj de 1MHz, a la salida del bloque se obtiene una
frecuencia de 10 KHz.

f salida =

f reloj
f reloj 1MHz

=
= 10 KHz
10
100
100
10

Estructura del 7490

Divisor por M2
El DIVISOR POR M2 es un divisor de frecuencia programable formado por un contador BCD, un
comparador y un conformador de pulsos que permite reducir la frecuencia de reloj por un mltiplo
seleccionado mediante un microswitch.

Contador
IC3 (7490A) es un contador BCD configurado de modo que los pulsos de reloj entran por la patilla 14
(CKA) y las salidas Q0, Q1, Q2 y Q3 representan el valor de contaje segn la siguiente tabla:

Comparador
El comparador BCD est formado por el circuito integrado IC4 (SN7485N) que compara la entrada A
(formada por A0, A1, A2 y A3) con la entrada B (formada por B0, B1, B2 y B3) y segn el resultado
obtenido se activa a nivel alto alguna de las tres salidas segn la tabla.

RESULTADO
A<B
A>B
A=B

Patilla 5
0
1
0

Patilla 6
0
0
1

Patilla 7
1
0
0

Mediante el microswitch 2M se configura el valor de las entradas B del comparador y los valores en
formato BCD procedentes del contador IC3 entran por las entradas A. Ambos valore son comparados y
dado que la entrada A se va incrementando con dada pulso del reloj cuando los valores se igualen la
salida A=B (patilla 6) pasa a nivel alto reseteando el contador mediante el puente conectado entre la
patilla 6 de IC4 y las estradas de reset del contador (patillas 2 y 3 de IC3).

Conformador
Cuando el comparador cambia a nivel alto la patilla 6 (A=B) y esto a su vez produce el reseteo del
contador, en la salida del comparador solo aparece un breve impulso que pasar a IC5 para ser
conformado. IC5 circuito integrado formado por dos flip-flop independientes de los cuales solo se usa
uno para este montaje. Los pulsos en la salida del comparador IC4 se conectan a la entrada del flip-flop
(patilla 3) de modo que con cada impulso de flanco ascendente la salida Q (patilla 5) cambia de estado.
Esto adems de conformar los pulsos divide la frecuencia a la mitad del siguiente modo: para cada ciclo
de salida del flip-flop (un nivel alto + un nivel bajo) necesita dos pulsos ascendentes a su entrada. La
siguiente figura muestra como se divide la frecuencia de reloj por un valor x que sale en forma de pulsos
y que a su vez se divide nuevamente entre 2.

Tabla de frecuencias Divisor M2

La siguiente tabla muestra los valores de frecuencia en la salida del conformador en funcin de la
posicin de los microswitch y de la divisin por 2 del propio conformador.
POSICION
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

SW4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

SW3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

SW2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

SW1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

PERIODO
200 S
400 S
602 S
800 S
1 mS
1,2 mS
1,39 mS
1.6 mS
1,8 mS

FRECUENCIA
5 KHz
2,5 Khz
1,66 KHz
1,25 KHz
1 KHz
833 Hz
715 Hz
625 Hz
555 Hz

RELACIN
M/2
M/4
M/6
M/8
M/10
M/12
M/14
M/16
M/18

PLL

El circuito PLL est formado por el integrado IC6 (CD4046) que incluye todos los bloques PLL es decir,
el detector de fase, el filtro paso bajos y el VCO.

La seal de reloj entra en el comparador de fase a travs de la patilla 14 y la salida es mediante la patilla 4
(salida del VCO) que est conectada a la base de TR1 a fin de adaptar los niveles de salida CMOS a la
entrada del bucle de fase que trabaja con niveles TTL. La patilla 3 es la entrada del bucle de fase que
compara la fase.

Tabla de frecuencias a la salida de PLL

La siguiente tabla muestra los valores de frecuencia en la salida del PLL teniendo en cuenta el divisor 2N
y en funcin de la posicin de los microswitch y de la divisin por M2.
POSICION
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

SW4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

SW3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

SW2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

SW1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Fentrada PLL
5 KHz
2,5 Khz
1,66 KHz
1,25 KHz
1 KHz
833 Hz
715 Hz
625 Hz
555 Hz

Fsalida PLL
100 KHz
50 KHz
33,2 KHz
25 KHz
20 KHz
16,66 KHz
14,3 KHz
12,5K
11,1 KHz

RELACIN
20
20
20
20
20
20
20
20
20

DIVISOR POR 2N

El bucle de fase que conecta la salida del VCO del circuito PLL a su entrada comparadora de fase se
realiza mediante un circuito formado por un contador IC7 (7490A) y un flip-flop IC7 (SN74LS74N) que
divide la frecuencia de salida del circuito PLL en un factor de 20.

Divisor N/10
IC7 realiza la divisin entre 10 generando un nivel alto con cada 5 ciclos de la entrada y un nivel bajo con
los siguiente 5 ciclos de la entrada formando de este modo un ciclo (nivel alto + nivel bajo) por cada 10
ciclos procedentes de la salida del PLL.

DIVISOR N/2
La salida Q0 (patilla12) de IC7 est conectada a la entrada (patilla 3) de IC8 que cambia el estado de su
salida Q (patilla 5) con cada flaco de subida de la entrada lo que produce la divisin de la frecuencia de
entrada en un factor de 2. El bucle de fase realiza la divisin total de:

f salida =

f entrada
f
= entrada
10 ( IC 7 )
20
2 ( IC 8)

Notas.
Fuente de alimentacin
El conjunto de todos los circuitos se debe alimentar con 5V de corriente continua disponiendo la placa
nicamente de un condensador C3 de 2200F/16V.

10

Codificacin BCD
En BCD cada cifra que representa un dgito decimal (0, 1,...8 y 9) se representa con su equivalente
binario en cuatro bits (nibble o cuarteto) (esto es as porque es el nmero de bits necesario para
representar el nueve, el nmero ms alto que se puede representar en BCD). En la siguiente tabla se
muestran los cdigos BCD ms empleados:
Decimal
0
1
2
3
4
5
6
7
8
9

Natural
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

Aiken
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111

5 4 2 1 Exceso 3
0000 0011
0001 0100
0010 0101
0011 0110
0100 0111
1000 1000
1001 1001
1010 1010
1011 1011
1100 1100

Como se observa, con el BCD slo se utilizan 10 de las 16 posibles combinaciones que se pueden formar
con nmeros de 4 bits, por lo que el sistema pierde capacidad de representacin, aunque se facilita la
compresin de los nmeros. Esto es porque el BCD slo se usa para representar cifras, no nmeros en su
totalidad. Esto quiere decir que para nmeros de ms de una cifra hacen falta dos nmeros BCD.

11