Tema2 1MemoriasM

Memorias de
Semiconductor
Departamento de Electrnica
Curso 2006/07
ndice
Introducci
Introduccin
Clasificaci
Clasificacin de las memorias
El chip de memoria
Estructura interna de una
memoria
Memorias RAM est

estticas
Cronogramas de acceso
Memorias RAM din
dinmicas
Memorias ROM
Memorias PROM
Memorias EPROM
Expansi
Expansin de memorias
Memorias Flash
Mapas de memoria
Memorias serie
Memorias de doble puerto (DPRAM)
Introduccin a los Sistemas Electrnicos Digitales

Introduccin: Concepto
Concepto: Elemento de un sistema digital que almacena
informacin binaria en grandes cantidades (datos o

instrucciones).
Puede verse como un conjunto de m registros de
almacenamiento (palabras) de n bits.

Dn-1 Dn-2
D1 D0
Palabra 0
Palabra 1
Palabra m-1
Introduccin: Capacidad
Capacidad de la memoria: Viene determinada por el nmero
de palabras que es capaz de almacenar (m) y el tamao de

cada palabra (n), en el formato mxn.
Ejemplos: Memoria de 128x1 bits
Memoria de 512x8 bits (o 512 bytes)

Memoria de 1024x16 bits (o 1Kx16 bits)
Memoria de 64Mbytes

Introduccin: Buses (I/II)

Acceso a la memoria: Requiere indicar sobre qu palabra se
desea operar, el tipo de operacin, y disponer de un canal

para el flujo de datos 3 buses distintos
Bus de direcciones
A[MA[M-1:0]
Bus de datos
M
D[nD[n-1:0]
MEMORIA
n
Bus de control
R/W, CS,
OE

Introduccin: Buses (II/II)

Bus de direcciones: M lneas de entrada (siendo 2M=m) para
seleccionar la palabra.
Bus de datos: n lneas, una por cada bit de la palabra,
bidireccionales, salvo que la memoria sea de slo lectura.

Bus de control: Lneas auxiliares para llevar a cabo la
operacin de lectura o escritura en la memoria.
R/W: Tipo de operacin: lectura o escritura.
CS: Seal de habilitacin del chip.
OE: Seal de habilitacin de salida.

Introduccin: Escritura
Operacin de escritura:
Se sita en el bus de direcciones la posicin donde se quiere escribir.
Se introduce el dato por el bus de datos.
Se aplica la orden de escritura mediante las lneas de control.

Registro de
datos
Registro de
direccin
Matriz de memoria
organizada en bytes
Bus de
direcciones
Decodificador
101
1
1
0
1
1
1
0
1
0
1
2
3
4
5
6
7
1
0
1
1
1
0
1
0
0
1
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
1
1
0
0
0
0
0
0
0
1
0
0
1
1
1
0
0
0
1
0
0
1
0
1
0
1
0
0
10001101
Bus de datos
Escritura
Introduccin: Lectura
Operacin de lectura:
Se sita en el bus de direcciones la posicin de donde se quiere leer.
Se aplica la orden de lectura.
En el bus de datos se dispone de la informacin almacenada.

Registro de
datos
Registro de
direccin
Matriz de memoria
organizada en bytes
Bus de
direcciones
Decodificador
011
0
1
2
3
4
5
6
7
1
1
0
1
1
1
0
1
1
0
1
1
1
0
1
0
0
1
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
1
1
0
0
0
0
0
0
0
1
0
0
1
1
1
0
0
0
1
0
0
1
0
1
0
1
0
0
11000001
Bus de datos
Lectura
Introduccin: Caractersticas
Capacidad de la memoria: Cantidad de informacin que se
puede almacenar, expresada de la forma mxn.

Volatilidad: Permanencia de la informacin almacenada en
ausencia de alimentacin.
Cronogramas de acceso: Diagrama temporal de activacin
de las seales para realizar una correcta operacin en la

memoria.

Clasificacin de las memorias

Memorias de
acceso aleatorio
Voltiles
(RAM)
Memorias de
desplazamiento
No voltiles
Registros de
desplazamiento
Dispositivos de
acoplo de carga
ROM
Estticas
PROM
Dinmicas
EPROM
EEPROM
FLASH
NVRAM
PLDs
10
Clasificacin de las memorias: RAM (I/IV)

Tipos de memorias RAM
Memoria
de acceso
aleatorio
(RAM)
RAM
RAM dinmica
Esttica
(SRAM)
SRAM
asncrona
(ASRAM)
(DRAM)
SRAM
DRAM
DRAM
EDO DRAM
de rfaga
sncrona
(SB SRAM)
Con modo
pgina rpido
(FPM DRAM)
salida datos
extendida
(EDO DRAM)
en rfaga
(BEDO
DRAM)
DRAM
sncrona
(SDRAM)

11
Clasificacin de las memorias: RAM (II/IV)

Se clasifican en:
Memorias estticas (SRAM):
El elemento de almacenamiento en un flip-flop.

Almacena datos de forma indefinida siempre que exista alimentacin.
Ventajas: Alta velocidad de acceso y bajo consumo.
Inconveniente: Poca capacidad.
Memorias dinmicas (DRAM):
El elemento de almacenamiento en un condensador.

Es necesario recargar los condensadores, en caso contrario se pierde la
informacin. Este proceso se denomina refresco. Requiere un CI adicional.
Ventajas: Integracin grande y bajo precio.
Inconveniente: Necesidad de refresco.
12
Clasificacin de las memorias: RAM (III/IV)

Memorias SRAM:
SRAM asncrona:
Su funcionamiento no est sincronizado con

el reloj del sistema.
Ms rpida que la
DRAM. Menor
capacidad que la
DRAM. Se emplea a
menudo como
memoria cach
SRAM sncrona de rfaga:
Est sincronizada con la seal de reloj del

sistema para operar ms rpidamente.
Las seales (direcciones, datos, control) se
capturan en unos registros internos
sincronizados con la seal de reloj.
Existen dos subtipos: de flujo directo (sin
registro en lneas de datos) y con pipeline
(Con registro en las lneas de datos).
Modo rfaga: permite leer hasta 4 posiciones
de memoria consecutivas.
Celdas de
almacenamiento
mediante flip-flop
SRAM
SRAM
sncrona de
rfagas
SRAM
asncrona
No sincronizada
con reloj del
sistema
Sincronizada con
reloj del sistema

13
Clasificacin de las memorias: RAM (IV/IV)
Memorias DRAM:
FPM DRAM (Fast Page Mode):
EDO DRAM (Extended Data Output):
Similar a la FPM DRAM.

Permite acceder a la siguiente columna antes de que el
sistema externo acepte los datos v
vlidos actuales.
BEDO DRAM (Burst Extended Data Output):
Se basa en la mayor probabilidad que existe de acceder

a posiciones consecutivas.
La direcci
direccin de fila se fija, y se incrementa la de
columna.
El acceso es m
ms r
rpido que en modo aleatorio puro.
Acceso en modo r
rfaga.
Genera internamente direcciones consecutivas.
Ms lenta que la
SRAM. Mayor
capacidad que la
SRAM. Se emplea
como memoria
principal
DRAM
FPM DRAM
SDRAM
Modo pgina
rpido
Asncrona
Sncrona
EDO DRAM
Salida de datos
extendida
Asncrona
SDRAM (Synchronous):
Celdas de
almacenamiento
mediante
condensador. Debe
refrescarse
Sincronizada con la se
seal de reloj.
Permite que el microprocesador realice otras tareas
mientras que la memoria est
est lista.
BEDO DRAM
EDO de rfagas
Asncrona
14
Clasificacin de las memorias: ROM (I/II)

Tipos de memorias ROM
ROM
Memoria
de slo
lectura
PROM
ROM
de mscara
ROM
programable
(PROM)
Borrable
mediante luz
ultravioleta
(UV EPROM)
PROM
Borrable
elctricamente
(EEPROM)

15
Clasificacin de las memorias: ROM (II/II)
ROM de mscara:
PROM (Programmable):
Se graba en el momento de fabricarla.

Bajo precio para grandes series.
La clula de memoria es un transistor.
Programable en el laboratorio.
No se puede reprogramar.
EPROM (Erasable Programmable):
PROM en la que se puede borrar su contenido y volver a programarla.

Existen dos tipos:
UV EPROM (Ultra
(Ultra Violet EPROM): Hay que extraerlas del circuito final para borrarlas y
reprogramarlas.
EEPROM (Electrically
(Electrically EPROM): Se pueden programar el
elctricamente, incluso en el
mismo circuito final.
16
El chip de memoria: Terminales de una memoria

Vcc
GND
A0
D0
A1
D1
Bus de
direcciones
Bus de
datos
MEMORIA
AM-2
Dn-2
AM-1
Dn-1
CS
R/W
OE
17
El chip de memoria: Control del chip

Interior del chip
Exterior
Circuito de lectura
Terminal
de datos
Di
Circuito de escritura
CS
OE
R/W
CS R/W OE Buf.
Buf. entrada Buf.
Buf. salida
Estado
On
Triestate
Escritura
Triestate
On
Lectura
Triestate
Triestate
Bloqueada
Triestate
Triestate
Bloqueada

18
Estructura interna de una memoria (I/IV)

Elementos:
Opcionalmente:
Matriz de clulas bsicas
Lgica de seleccin
Organizacin por filas y columnas
Facilita el diseo con muchas clulas
Decodificadores de filas y columnas
Permiten la seleccin de una posicin
A veces se usan multiplexores
Terminales de E/S
Circuitos de lectura/escritura
Circuitos adicionales que conectados al

bus de direcciones permiten seleccionar
(activar) otros chips a travs de CS
Usan buffers bidireccionales triestado
Permiten reducir el nmero de

terminales
Estado de alta impedancia si el chip no

est activado (CS)
Por donde salen/entran los datos
Buffers de entrada y de salida

19
Estructura interna de una memoria (II/IV)

RAM 64Kx1
DI
(CY7C187)
SENSE AMPS
256x256
ARRAY
DO
CE
COLUMNDECODER
POWER
DOWN
WE
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A0
A1
A2
A3
ROW DECODER
INPUT BUFFER

20
Estructura interna de una memoria (III/IV)

RAM 256Kx4
(CY7C106B)
ROW DECODER
A1
A2
A3
A4
A5
A6
A7
A8
A9
SENSE AMPS
INPUT BUFFER
512 x 512 x 4
ARRAY
I/O3
I/O2
I/O1
I/O0
POWER
DOWN
CE
WE
OE
A0
A 10
A 11
A 12
A 13
A 14
A 15
A 16
A 17
COLUMN
DECODER

21
Estructura interna de una memoria (IV/IV)

RAM 2Kx8
(CY7C128A)
I/O0
INPUTBUFFER
I/O2
SENSE AMPS
A6
A5
A4
I/O1
ROW DECODER
A10
A9
A8
A7
128x16x8
ARRAY
I/O3
I/O4
I/O5
CE
WE
POWER
DOWN
COLUMN
DECODER
I/O6
I/O7
OE
A3
A2
A1
A0

22
Cronogramas de acceso: notacin
Notacin:
Seal compuesta por varia lneas
Estado de alta impedancia
Valor de la seal irrelevante
Representacin del 0 y 1 lgicos
Instante de cambio no determinado
Alta impedancia

23
Cronogramas de acceso: lectura (RAM/ROM)
Tiempo de acceso: tiempo mnimo desde que se inicia la lectura hasta

que el dato est en los terminales.
Tiempo de ciclo de lectura: tiempo mnimo entre dos inicios de lectura.
Tiempo acceso Tiempo de ciclo lectura

Tiempo de ciclo de lectura
Bus direcciones
CPU
Entrada CS
Entrada R/W - OE
Memoria
Bus Datos
Direccin salida
Tacc control por CS
Tacc control por OE
Dato vlido

24
Cronogramas de acceso: escritura (RAM)

Tiempo de ciclo de lectura: tiempo mnimo desde inicio de operacin
hasta que el dato se almacena.

Tiempo de ciclo de escritura (tWC)
Direccin vlida
Bus direcciones
Tacc control por CS

Entrada CS
tAW
tAW
CPU
tW
tWR
tWR
Tacc control por WE

Entrada R/W - WE
Dato vlido
Bus Datos
tWC Tiempo del ciclo de escritura
tW Tiempo del pulso de escritura
tDW Tiempo de escritura (set-up)
tDH Tiempo de mantenimiento (hold)
tAW Tiempo de establecimiento de la direccin
tWR Tiempo de liberacin de escritura
tDW
tDH

25
Memorias RAM estticas: el chip (I/II)

La celda bsica de almacenamiento es un biestable.
Mantiene la informacin mientras exista alimentacin.
La celda se selecciona con un nivel alto.
Los terminales de datos son tanto de entrada como de salida.
Seleccin de bit
+Vcc
Datos
Datos

26
Memorias RAM estticas: el chip (II/II)
Ejemplo de estructura de
celdas 4xn.
Seleccin de fila 0
Seleccin de fila 1
Las celdas de la misma fila

comparten la lnea de
Seleccin de fila 2
seleccin.
La seal R/W indica el

sentido de la operacin.
Seleccin de fila n
R/W
Buffers de entrada/salida de datos y control
Bit 0
Bit 1
Bit 2

Bit 3
27
Memorias RAM estticas: estructura
Ejemplo de estructura de SRAM sncrona de rfaga

28
Memorias RAM dinmicas: el chip (I/III)

La celda bsica de almacenamiento es un condensador
La informacin se pierde debido a fugas de corriente
El transistor acta de interruptor
Muy alto nivel de integracin
Columna (lnea de bit)
Fila

29
Memorias RAM dinmicas: el chip (II/III)

Ejemplo de escritura de un 1 y un 0 en la celda

30
Memorias RAM dinmicas: el chip (III/III)

Ejemplo de lectura de un 1 y refresco de un 1 en la celda

31
Memorias RAM dinmicas: estructura

Estructura de
una memoria
DRAM.
Las llneas de
direcciones van
multiplexadas.
multiplexadas.
RAS:
RAS: validaci
validacin de
direcci
direccin de fila.
CAS:
CAS: validaci
validacin de
direcci
direccin de columna.
Ciclos de lectura,
lectura,
escritura,
escritura, modo
pgina y refresco.
refresco.

32
Memorias RAM dinmicas: cronograma (I/III)

Ciclo de lectura

33
Memorias RAM dinmicas: cronograma (II/III)

Ciclo de escritura

34
Memorias RAM dinmicas: cronograma (III/III)

Ciclo del modo pgina

35
Memorias RAM dinmicas: refresco (I/IV)

Tpicamente hay que refrescar cada 8-16 ms.
Una operacin de lectura refresca automticamente toda la fila
seleccionada
Refresco a rfagas: Todas las filas se refrescan en cada
periodo de refresco.
Refresco distribuido: Cada fila se refresca a intervalos
entremezclados con los ciclos de lectura y escritura.
Ejemplo: Si hay 1024 filas y el ciclo de refresco es de 8 ms, hay que

refrescar una fila cada 7,8 s.
36
Memorias RAM dinmicas: refresco (II/IV)

Refresco a rfagas y distribuido:
2 ms
0
253 254
255
Ciclo de refresco
Tiempo disponible para R/W
Refresco
0
254
255
Tiempos disponibles para R/W

37
Memorias RAM dinmicas: refresco (III/IV)

Tipos de refresco:
Refresco slo RAS: Se activa RAS para almacenar la fila,
pero no CAS. Se utiliza un contador externos para

proporcionar las direcciones de fila.
Refresco CAS antes de RAS: CAS se activa primero y a
continuacin RAS. Se habilita un contador interno que genera

la direccin de fila a refrescar.
38
Memorias RAM dinmicas: refresco (IV/IV)

Factor de calidad de memorias DRAM:
Porcentaje de tiempo que se dedica a la operacin de refresco. Mejor

cuanto ms bajo.
Factor _ calidad =
N ciclos _ de _ refresco _ en _ un _ periodo _ de _ refresco

100
N ciclos _ de _ memoria _ totales _ en _ un _ periodo _ de _ refresco
Ejemplo:
Periodo de refresco: 2 ms
DRAM de 256 filas
Ciclo de memoria: 200 ns

Factor _ calidad =
256
100 = 2,56%
2 10 / 200 10 9
3

39
Memorias ROM: el chip

Programada en el momento de fabricacin.
Costes fijos elevados.
Normalmente se emplea en grandes tiradas.
La clula de memoria es un transistor.
La presencia o ausencia de conexin en la base representa un 1 o

0, respectivamente.
Columna
Columna
Fila
Fila
+VDD
+VDD

40
Memorias ROM: estructura (I/II)

Ejemplo de esquema
de ROM de 16x8 bits

41
Memorias ROM: estructura (II/II)

Ejemplo estructura de
una ROM de 256x4 bits

Direccin
de fila
A0
A1
A2
A3
A4
Direccin
de columna
A5
A6
A7
Habilitacin
de chip
E0
E1
Decodific.
de filas a 1
32
32
lneas
de
filas
Matriz de memoria
32 x 32
Decodificadores de columnas (4
decodificadores 1 a 8) y circuitos de E/S
Buffers
de salida
O3

O1
O2
O0
42
Memorias PROM: el chip

Programmable Read Only Memory
Las programa el usuario, ya que salen de fbrica con
todos los bits a 1.

Se basan en fusibles que se funden en el proceso de
programacin.
La programacin de un 0 (fundir un fusible aplicando la
corriente necesaria) es irreversible.

Los fusibles pueden ser de metal, silicio y uniones pn.
43
Memorias PROM: estructura

Ejemplo de matriz
PROM

44
Memorias EPROM: el chip (I/II)

Erasable Programmable Read Only Memory
Son programadas por el usuario
Se puede volver a programar borrando previamente su
contenido de dos formas:
Por luz ultravioleta UV EPROM (Ultraviolet EPROM)
Elctricamente EEPROM (Electrically EPROM)
La celda tiene la puerta aislada y puede almacenar una
carga elctrica por tiempo indefinido.

El borrado consiste en eliminar dicha carga.
45
Memorias EPROM: el chip (II/II)

UV EPROM:
Tiene una ventana de cuarzo en el encapsulado.
Exponindola a luz ultravioleta durante unos minutos se elimina

la carga de las puertas de los transistores.
Con el paso del tiempo la luz ambiente puede borrarla.
Necesario extraerla del circuito para borrarla y reprogramarla.
EEPROM:
Se borran mediante impulsos elctricos.
Se pueden reprogramar en el propio circuito final.

46
Memorias EPROM: estructura

Ejemplo de una UV EPROM: 27C16B, 2Kbytes
Para leer OE y CE/PGM deben estar a nivel bajo
Para programar:
Vpp a un valor alto de tensin

OE a nivel alto
Se coloca el dato a programar en bits datos
Se selecciona direccin a programar
Se aplica un pulso a nivel alto en CE/PGM
A0
A1
0
O0
O1
A2
A3
A4
0
A5
A6
A2047
A7
A8
A9
A10
O2
O3
O4
O5
O6
O7
10
CE/PMG
&
OE

EN
Vcc = +5V
VPP= +5V
Vss= Gnd
47
Memorias EPROM: cronograma

Cronograma de programacin de una EPROM
Programacin
A0-A10
Direccin n
n+1
th(A)
OE
tS(A)
th(E)
tS(E)
CE/PGM
th(D)
tS(VPP)
tS(D)
VPP
O0-O7
Dato a programar
48
Memorias Flash: el chip (I/IV)
Son memorias de lectura/escritura, de alta densidad, no voltiles.
Se emplean en los pen drive, entre otras aplicaciones.
Celda de memoria: transistor con puerta de control y puerta flotante
La puerta flotante almacena carga si se aplica tensin en la puerta de control
Cuando hay carga almacena un 0. Sin carga almacena un 1.
Despus de un borrado todas las celdas estn a 1.

Drenador
Puerta de
control
Fuente
Muchos e- = almacena un 0
Pocos e- = almacena un 1

49
Memorias Flash: el chip (II/IV)

Escritura en una celda
Se aplica tensin positiva alta a la puerta de control.
Esto atrae por la fuente y se almacenan en la puerta flotante.
La carga se mantiene durante unos 100 aos.

+VD
Puerta
flotante
+VD
+VPROG
0V
Para almacenar un 1 no se
aaden cargas
50
Memorias Flash: el chip (III/IV)

Lectura de una celda
Se aplica tensin positiva a la puerta de control.
Si hay un 0 (puerta cargada) esta tensin no es suficiente para

hacerlo conducir.
Si hay almacenado un 1 (carga baja) esta tensin es suficiente

para hacerlo conducir. +V
+V
D
+VREAD
+VRead
0V
0V
51
Memorias Flash: el chip (IV/IV)

Las memorias Flash siempre se borran antes de volver a
ser programadas
Borrado de una celda
Se aplica una tensin positiva a la fuente respecto de la puerta

de control.
La carga almacenada se elimina.

0V
+VERASE
52
Memorias Flash: estructura

Slo se accede a una l
lnea en
+V
cada acceso
+V
Carga activa
Si el transistor tiene un 1,
Comparador
conduce y la corriente provoca

Referencia
ca
cada de tensi
tensin en la carga
activa
Seleccin
La tensi
tensin se compara con una
fila 0
Lnea de bit
Lnea de bit
de referencia.
Seleccin
fila 1
Seleccin
fila n
Seleccin
columna 0
Seleccin
columna m

53
Memorias Flash: comparacin
Tabla comparativa de las memorias Flash respecto a RAM Y ROM
Tipo memoria
Vol
Voltil
Alta densidad
Celda de un solo
transistor
Reescribible en
sma.
sma. final
Flash
No
Si
Si
Si
SRAM
Si
No
No
Si
DRAM
Si
Si
Si
Si
ROM
No
Si
Si
No
EPROM
No
Si
Si
No
EEPROM
No
No
No
Si

54
Memorias serie: el chip (I/II)
Las memorias descritas hasta el momento permiten acceder

simultneamente a todos los bits de cada palabra Memoria paralelo.
Esta configuracin necesita de una gran nmero de terminales, tanto de

direcciones, como de datos.
Una alternativa a las memorias paralelo son las memorias serie, tanto
para enviar la direccin a la que se apunta en la memoria como para
recibir los datos almacenados en la misma.
Este tipo de memorias utilizan protocolos de comunicacin serie

sncronos ya estandarizados (buses serie).
55
Memorias serie: el chip (II/II)
Existen principalmente 4 tipos de buses serie:
Bus I2C (Serial Communication Interface), de Valvo/Philips
Microwire y Microwire plus, de National Semiconductor Corporation
Bus SPI (Serial Peripheral Interface), de Motorola
Bus SCI (Inter IC-Bus ), o UART (Universal Asynchronous Receiver Transmitter)

Asncronos
Sncronos
3 hilos
SCI
Microwire
2 hilos
SPI

I2C
56
Memorias serie. EEPROM serie I2C: estructura

Ejemplo: Memoria EEPROM Serie I2C 16 Kb (24LC16B)
Diagrama de bloques
Terminales
Vcc
SDA
SCL
WP
Vss
EEPROM
Serie
I2C
SDA: Serial Address/Data

SCL: Serial Clock
WP: Write Protect input
Vcc: Alimentacin
Vss: Masa
57
Memorias serie. EEPROM serie I2C: cronograma (I/IV)

Cronograma de transferencia de datos en el bus serie
A Bus no ocupado
B Inicio transferencia
C Fin de transferencia
D Direccin o dato vlido

58
Memorias serie. EEPROM serie I2C: cronograma (II/IV)

Byte de control
Se enva un primer byte de control donde se indica:
Cdigo de control: siempre 1010
Bloque que se selecciona (de 0 a 7, ya que las celdas se dividen en 8 grupos

de 256 palabras)
Tipo operacin (R W)
Byte de control

59
Memorias serie. EEPROM serie I2C: cronogama (III/IV)

Operacin de escritura
Escritura de un byte
Escritura de una pgina (hasta 16 bytes)

60
Memorias serie. EEPROM serie I2C: cronograma (IV/IV)

Operacin de lectura
Lectura de un byte aleatorio
Lectura de una pgina

61

Tema2 1MemoriasM

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Memorias RAM est

Introduccin a los Sistemas Electrnicos Digitales

informacin binaria en grandes cantidades (datos o

almacenamiento (palabras) de n bits.

de palabras que es capaz de almacenar (m) y el tamao de

Memoria de 512x8 bits (o 512 bytes)

Introduccin a los Sistemas Electrnicos Digitales

Introduccin: Buses (I/II)

desea operar, el tipo de operacin, y disponer de un canal

Introduccin a los Sistemas Electrnicos Digitales

Introduccin: Buses (II/II)

bidireccionales, salvo que la memoria sea de slo lectura.

operacin de lectura o escritura en la memoria.

R/W: Tipo de operacin: lectura o escritura.

CS: Seal de habilitacin del chip.

OE: Seal de habilitacin de salida.

Se sita en el bus de direcciones la posicin donde se quiere escribir.

Se introduce el dato por el bus de datos.

Se aplica la orden de escritura mediante las lneas de control.

Se sita en el bus de direcciones la posicin de donde se quiere leer.

Se aplica la orden de lectura.

En el bus de datos se dispone de la informacin almacenada.

puede almacenar, expresada de la forma mxn.

de las seales para realizar una correcta operacin en la

Introduccin a los Sistemas Electrnicos Digitales

Clasificacin de las memorias

Clasificacin de las memorias: RAM (I/IV)

Introduccin a los Sistemas Electrnicos Digitales

Clasificacin de las memorias: RAM (II/IV)

Memorias estticas (SRAM):

El elemento de almacenamiento en un flip-flop.

Memorias dinmicas (DRAM):

El elemento de almacenamiento en un condensador.

Clasificacin de las memorias: RAM (III/IV)

Su funcionamiento no est sincronizado con

SRAM sncrona de rfaga:

Est sincronizada con la seal de reloj del

Introduccin a los Sistemas Electrnicos Digitales

Clasificacin de las memorias: RAM (IV/IV)

FPM DRAM (Fast Page Mode):

EDO DRAM (Extended Data Output):

Similar a la FPM DRAM.

BEDO DRAM (Burst Extended Data Output):

Se basa en la mayor probabilidad que existe de acceder

Clasificacin de las memorias: ROM (I/II)

Introduccin a los Sistemas Electrnicos Digitales

Clasificacin de las memorias: ROM (II/II)

Se graba en el momento de fabricarla.

EPROM (Erasable Programmable):

PROM en la que se puede borrar su contenido y volver a programarla.

El chip de memoria: Terminales de una memoria

El chip de memoria: Control del chip

Introduccin a los Sistemas Electrnicos Digitales

Estructura interna de una memoria (I/IV)

Matriz de clulas bsicas

Organizacin por filas y columnas

Facilita el diseo con muchas clulas

Decodificadores de filas y columnas

Permiten la seleccin de una posicin

A veces se usan multiplexores

Circuitos adicionales que conectados al

Usan buffers bidireccionales triestado