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Documento gua para el laboratorio de Circuitos Digitales II

Fundacin Universitaria los Libertadores


Facultad de Ingeniera
Programa de Ingeniera Electrnica

Laboratorio de Circuitos Digitales II

DISEO:

Mdulo VGA

Etapa 1:
Especificaciones

ALEJANDRO CAYCEDO, alejandro_caycedo@hotmail.com

BOGOTA, D.C., Febrero DE 2012

Ing. Luis Alejandro Caycedo Villalobos


Circuitos Digitales II

Documento gua para el laboratorio de Circuitos Digitales II

Revisin

Fecha

Autor

Descripcin

1.0

1/03/2012

El autor del documento

Es la versin original del documento

1.1

5/03/2012

El autor del documento

Se cambian las regiones para las vga_h [0 .. 631],


vga_v [0 .. 478].

1.2

7/03/2012

El autor del documento

Se adiciona la seal de reloj al sub modulo


decodificador de prioridad.

1.3

7/03/2012

El autor del documento

Se adicionan tres colas de 8x1 para la red pipeline


en las seales de sin_horizontal, sin_vertical, el
habilitador de la zona visible en el decodificador
de prioridad.

1.4

15/3/2012

Laura Daza ,

Se retiran las colas de las seales sin_horizontal,


sin_vertical, el habilitador de a zona visible en el
decodificador de prioridad.

laura.daza.9@hotmail.com
El autor de documento

1.4

15/3/2012

Laura Daza ,

Se corrige el decodificador de prioridad.

laura.daza.9@hotmail.com
El autor del documento

1.4

15/3/2012

El autor del documento

Se corrige el pipeline.

1.4

15/3/2012

El autor del documento

Se corrigen la interfaz del decodificador de


prioridad quitando la seal de reloj.

1.4

15/3/2012

El autor del documento

Se modifica el diagrama de bloques del mdulo

1.4

26/04/2015

Esteban Florido Vega

Se modifica el sub-bloque decodificador de prioridad

1.4

26/04/2015

Harry Rojas Henao

Se modifican tabal de generador de seales de sincronismo


horizontal

1.4

26/04/2015

Henry Telles Uribe

Se realiza la descripcin del bloque lgica combinacional,


Se Anexa diagrama de flujo de la VGA

Ing. Luis Alejandro Caycedo Villalobos


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C ONTENIDO
1

Introduccin del mdulo 4: VGA ..................................................................................... 4

Descripcin del modulo................................................................................................... 5

2.1 Seal de sincronismo horizontal ..................................................................................... 5


2.2 Seal de sincronismo vertical .......................................................................................... 6
2.3 Seal de RGB.................................................................................................................... 6
2.4 Seal x_vga [9:0].............................................................................................................. 7
2.5 Seal y_vga [9:0].............................................................................................................. 7
2.6 Diseo general del Modulo 4: VGA ................................................................................. 7
3

Diagrama en bloques del modulo 4: VGA ....................................................................... 8

3.1 Diagrama General del mdulo 4 ..................................................................................... 8


3.2 Diagrama de bloques de Sub modulo: Decodificador de prioridad ................................ 9
3.3 Diagrama de bloques sub modulo Contador 10 bit, x_vga ............................................. 9
3.4 Diagrama de bloques sub modulo Contador de 10 bit, y_vga ...................................... 10
4

Pipeline del modulo....................................................................................................... 11

Interfaces del modulo ................................................................................................... 12

5.1 interfaces modulo 4: VGA ............................................................................................. 12


5.2 interfaces del sub modulo decodificador de prioridad ................................................. 13
5.3 interfaces del sub modulo contador 10 bit X_VGA ....................................................... 14
5.4 interfaces del sub modulo contador 10 bit Y_VGA ....................................................... 14
6

Diagrama de jerarquas del mdulo .............................................................................. 15

Ing. Luis Alejandro Caycedo Villalobos


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1 I NTRODUCCIN DEL MDULO 4: VGA


El uso de un monitor VGA para este trabajo requiere del diseo de la interface que
permita saber en que punto exacto se encuentra el trazo y, a su vez, codifique en formato
RGB de 3 bits el color del pixel que se esta dibujando en ese momento.
El mdulo VGA se disea bajo el estndar de 640 x 480 y formato de color RGB en 3 bits,
de tal manera que se pueda dibujar con una paleta de ocho colores, y de forma particular
con blanco, rojo, verde y azul.
El mdulo opera con un reloj de 25.172 MHz suministrado por la tarjeta UP2, permitiendo
que el tiempo necesario para cada pixel sea de 39,7 ns; adems dispone de una entrada
de control para poder ubicar a los registros y contadores en condiciones iniciales de reset.
El mdulo en su entrada recibe las tres seales que provienen de los mdulos 2 y 3, las
cuales contienen la informacin que es decodificada para determinar lo que se debe
dibujar en cada pixel mediante un decodificador de prioridad; la mayor prioridad lo tienen
el dibujo del cursor, luego vrtice, triangulo, fondo azul respectivamente.
El mdulo entrega en dos vectores de 10 bits la informacin de la ubicacin del trazo en X
en el rango [0 .. 799], y, Y en el rango [0 .. 524]

Ing. Luis Alejandro Caycedo Villalobos


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2 D ESCRIPCIN DEL MODULO


El proyecto "TRIANGULO" interacta con un monitor de VGA en estndar de 640 x 480
permitiendo visualizar el cursor del mouse, los vrtices del tringulo, y el dibujo del
tringulo final; para esta funcin se requiere del mdulo 4: VGA.
El mdulo 4: VGA se encarga de generar las seales de sincronizacin horizontal y vertical
necesarias para ubicar y seguir el trazo que realiza el monitor en coordenadas {X,Y},
adems de representar cada pixel en la coordenada como una combinacin de los colores
Rojo, Verde, Azul; Formato RGB[2:0].

2.1 S EAL DE SINCRONISMO

HORIZONTAL

Teniendo en cuenta las especificaciones que se dan en el documento inmediatamente


anterior nos damos cuenta de la necesidad de hacer algunos cambios en las
especificaciones del decodificador de prioridad y la seal de sincronismo horizontal.
Ahora siguiendo las especificaciones iniciales de la seal de sincronismo horizontal tenemos
que:
La generacin de la seal de sincronismo horizontal se realiza partiendo de un contador
de 10 bit mdulo 800 y de lgica combinacional, la cual permite decodificar de manera
temporal el lugar espacial en el que se encuentra el trazo en el monitor VGA. Para el caso
del trazo de una fila, la seal de sincronismo se divide en cuatro zonas en donde la
primera de ellas es la zona visible (A) en donde se dibujan los pixeles, las zonas (B)(C)(D)
son las zonas no visibles. El pulso activo en bajo de sincronismo corresponde a la zona (C).

PIXEL [0]

PIXEL [631]

ROJO, VERDE, AZUL

A
SINCRONISMO HORIZONTAL

Ing. Luis Alejandro Caycedo Villalobos


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PARAMETROS
TIEMPO (seg)
CICLOS DE RELOJ
CONTADOR
Frecuencia de reloj

SINCRONISMO HORIZONTAL
A
B
C
2,51E-05
9,53E-07
3,77E-06
632
24
95
0 .. 631
632 .. 655
656 .. 750

D
1,91E-06
48
751 .. 799

E
3,17E05
799
0 .. 799

25,172 MHz

Tabla.1.1. original de especificaciones de sincronismo horizontal

En la tabla 1.2. se describen los tiempos y ciclos de reloj para la seal de sincronismo horizontal, esta
tabla se sujeta a modificacin debido a que se realizaron cambios de la frecuencia del reloj de
entrada, es decir si seguimos las especificaciones dadas inicialmente tendramos que tener un reloj de
entrada de 25,7MH de frecuencia para lo cual se hara necesario implementar un divisor de
frecuencia, sin embargo se decide modificar la frecuencia del reloj de 25,7MH a 25MH para eliminar
la necesidad del divisor, ahora con este cambio tenemos que someter a cambios los parmetros del
sincronismo horizontal siguiendo los parmetros de funcionamiento descritos a continuacin.
Si sabemos que la frecuencia se define como el inverso del periodo entonces podemos fcilmente
hallar el periodo (tiempo de duracin de cada pixel) de esta manera podremos hallar el tiempo de
duracin para cada zona definida (A, B, C y D) siguiendo lo anterior tenemos que:

= (Frecuencia)
1

= (Periodo)

Ahora si sabemos que la frecuencia de nuestro reloj va a ser de 25MH tendramos que reemplazando
en la ecuacin el periodo por pixel es de 40ns.
=

1
25 106

= 40 109ns

Ahora si el periodo por pixel es de 40ns el tiempo de duracin de cada zona ser el producto entre los
pixeles recorridos y el periodo por pixel describiendo as la duracin para cada zona.

Ing. Luis Alejandro Caycedo Villalobos


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( )

(# )
=
= (40 109 )(632)
= 2.528 105
Ahora entendiendo eso ya podemos calcular los tiempos totales para cada zona.

SINCRONISMO HORIZONTAL
A
B
C
2,528E-05
9,6E-07
3,8E-06
632
24
95
0.. 631
632.. 655
656.. 750

PARAMETROS
TIEMPO (seg)
CICLOS DE RELOJ
CONTADOR
Frecuencia de reloj

D
1,92E-06
48
751.. 799

E
3,196E-505
799
0.. 799

25MHz

Tabla.1.2. modificacin de especificaciones de sincronismo horizontal


Para el caso del sincronizador vertical las especificaciones originales no cambian debido a que la
seal de reloj dada en el diagrama de bloques est conectada nicamente a la seal de sincronismo
horizontal y la seal de sincronismo vertical esta descrita por la entrada de la seal fin de cuenta que
se da una vez el contador horizontal llegue a 799.

2.2 S EAL DE RGB


La combinacin de color para cada pixel en la coordenada {X,Y} se representa en formato
RGB de tres bits saliendo del modulo como vector de [2:0] y corresponde a la combinacin
de color decodificada de la siguiente manera
ENTRADA

SALIDA

CURSOR VERTICE TRIANGULO R

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

Ing. Luis Alejandro Caycedo Villalobos


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0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
1

0
0
1
1
1
1
1
1

1
0
0
0
1
1
1
1

{FONDO AZUL}
{TRIANGULO}
{VERTICE}
{VERTICE}
{CURSOR}
{CURSOR}
{CURSOR}
{CURSOR}

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2.3 S EAL X _ VGA [9:0]


La seal x_vga es un vector de 10 bits originada por el contador mdulo 800 y su operacin
como contador binario ascendente la realiza en un ciclo de reloj de 39,7 ns.

2.4 S EAL Y _ VGA [9:0]


La seal de y_vga es un vector de 10 bits originada por el contador mdulo 525 y su
operacin como contador binario ascendente la realiza en un ciclo de reloj de 39,7ns.

2.5 D ISEO GENERAL DEL M ODULO 4: VGA


El mdulo se disea a partir de tres instancias bsicas, a.) Decodificador de prioridad, b.)
Contador 10 bits x_vga y c.) Contador 10 bits y_vga ; su funcionamiento se sincroniza con
una seal de reloj con un periodo de 39,7 ns, periodo en el cual todo el mdulo 4: VGA
debe general las seales de sincronismo y de RGB[2:0].

3 D IAGRAMA EN BLOQUES DEL MODULO 4: VGA


3.1 D IAGRAMA G ENERAL DEL MDULO 4

rgb[2]

cursor
MODULO 2
DRIVER_MOUS
E

rgb[1]

vertice
DECODIFICADOR
DE PRIORIDAD

rgb[2:0]

rgb[0]

triangulo
MODULO 3
REG_TRIANGUL
O

PANTALL
A VGA
640 X 480

reloj @ 25.172 MHz

vga_h

reset

CONTADOR 10 BIT
X_VGA [0..799]

fin_cuenta
vga_v

sin_vertical
reset

sin_horizontal

sin_vertical

x_vga [9:0]

reset

x_vga[9:0]

sin_horizontal

y_vga[9:0]

reloj @ 25.172 MHz

CONTADOR 10 BIT
Y_VGA [0..524]
y_vga [9:0]

MODULO 4:VGA

Ing. Luis Alejandro Caycedo Villalobos


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3.2 D IAGRAMA

DE

BLOQUES

DE

S UB

MODULO :

D ECODIFICADOR

DE

PRIORIDAD
Ahora las siguientes modificaciones se harn al decodificador de prioridad teniendo en cuenta que dadas las
especificaciones de la VGA la entrada de datos debe ser sincrnica. Siendo as vemos que el decodificador de
prioridad propuesto es un decodificador asncrono y debe ser sncrono debido a que la entrada de reloj est definida
en el bloque del mismo en conjunto con las entradas de bits RGB.
A continuacin describiremos el diseo para la etapa de sincronizacin en donde usaremos flip-flops tipo D que se
describen a continuacin.
El "flip-flop" tipo D, sigue a la entrada, haciendo transiciones que coinciden con las de la entrada. El trmino "D",
significa dato; este "flip-flop" almacena el valor que est en la lnea de datos. Se considera como una celda bsica
de memoria.
Ahora teniendo en cuenta esto representaremos el diagrama de bloques con la modificacin que se le hizo
encerrado dentro de la lnea roja.

DECODIFICADOR DE
PRIORIDAD
DFF

PRN

D
1

rgb[2]
1
A1

A1

CLRN

triangulo

vertice

cursor

inst

DFF

D
1

PRN

rgb[1]
1

A1

A1

CLRN
inst

DFF
1

A1

1
A1

PRN

A1

CLRN
inst

vga_h

vga_v

25MH

Diagrama De Bloque De Submodulo Decodificador De Prioridad Sncrono

Ing. Luis Alejandro Caycedo Villalobos


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rgb[0]
1

A1

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3.3 D IAGRAMA DE BLOQUES SUB MODULO C ONTADOR 10 BIT , X _ VGA

INSTANCIA CONTADOR BINARIO (10 BITS)


reset reloj

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

cuenta_in
Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

LOGICA COMBINACIONAL

x_vga[9:0]

CONTADOR 10 BIT X_VGA [0 .. 799]

vga_h

Sin_horizontal

Fin_cuenta

3.4 D IAGRAMA DE BLOQUES SUB MODULO C ONTADOR DE 10 BIT , Y _ VGA

INSTANCIA CONTADOR BINARIO (10 BITS)

reset
Fin_cuenta

1
cuenta_in

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

Q0

CONTADOR
BINARIO
(UN BIT)

Q1

CONTADOR
BINARIO
(UN BIT)

Q2

Q3

CONTADOR
BINARIO
(UN BIT)

Q4

CONTADOR
BINARIO
(UN BIT)

CONTADOR
BINARIO
(UN BIT)

Q5

CONTADOR
BINARIO
(UN BIT)

Q6

LOGICA COMBINACIONAL

y_vga[9:0]

CONTADOR 10 BIT Y_VGA [0 .. 524]

vga_v

Sin_vertical

Ing. Luis Alejandro Caycedo Villalobos


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Q7

CONTADOR
BINARIO
(UN BIT)

Q8

CONTADOR
BINARIO
(UN BIT)

Q9

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En los numerales 3.3 y 3,4 vemos los diagramas de bloque para los contadores de 10Bits (seales de sincronismo). Tambin observamos que dentro del diagrama de
bloque de estos contadores hay un mdulo de lgica combinacional de la que obtendremos las seales de salida (vga_x), (vga_h), (sin horizontal), (fin_cuenta) y
(sin_vertical), este mdulo est construido a partir de sentencias que facilitan la implementacin del circuito, debido a que por medio de lgica secuencial se podra
implementar pero el tamao del circuito se excedera innecesariamente y dado a que los principios de diseo dicen que debemos disear cuidando costos, rea y
eficiencia se implementa la lgica secuencial. Entonces dicho esto se presenta un esquema general de la VGA como diagrama de flujo para que se haga mucho ms
fcil la construccin en un lenguaje de descripcin de hardware como VHDL.

INICIO
Horizontal=0.
Vertical=0
Horizontal=horizontal +1

Horizontal=horizontal +1

FIN_CUENTA
Horizontal=800

SI

Vertical=525

0>=Horizontal<631

Diagrama de flujo VGA

NO

B
Vga_v=1

SI

0>=Horizontal<478

632>Horizontal<655

SI
C

NO

Sin_horizontal=0
655>Horizontal<751

479>Horizontal<489
Vga_h=1

NO

C
751>Horizontal<799

490>Horizontal<491
Sin_vertical=0

NO
751>horizontal<799

MOUSE

VERTICE
CURSOR

TRIANGULO

DECO.
PRIORIDAD

TRIANGULO

Ing. Luis Alejandro Caycedo Villalobos


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VGA

4 P IPELINE DEL MODULO


DECODIFICADOR DE PRIORIDAD (1)
CONTADOR 10 BIT X_VGA (2)
CONTADOR 10 BIT Y_VGA (3)

11
21
31

12
22
32

13
23
33

14
24
34

15
25
35

16
26
36

17
27
37

18
28
38

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

x_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

y_vga[9:0]

vga_h

vga_h

vga_h

vga_h

vga_h

vga_h

vga_h

vga_h

vga_v

vga_v

vga_v

vga_v

vga_v

vga_v

vga_v

vga_v

fin_cuenta

fin_cuenta

fin_cuenta

fin_cuenta

fin_cuenta

fin_cuenta

fin_cuenta

fin_cuenta

sin_horizontal

sin_horizontal sin_horizontal sin_horizontal

sin_horizontal

sin_horizontal sin_horizontal sin_horizontal

sin_vertical

sin_vertical

sin_vertical

sin_vertical

sin_vertical

sin_vertical

sin_vertical

sin_vertical

rgb[2:0]

rgb[2:0]

rgb[2:0]

rgb[2:0]

rgb[2:0]

rgb[2:0]

rgb[2:0]

rgb[2:0]

Ing. Luis Alejandro Caycedo Villalobos


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5 I NTERFACES DEL MODULO


5.1

INTERFACES MODULO

Nombre
cursor

Tipo
ENTRADA

reloj

ENTRADA

reset

ENTRADA

rgb [2:0]

SALIDA

sin_horizontal

SALIDA

sin_vertical

SALIDA

triangulo

ENTRADA

vertice

ENTRADA

x_vga [9:0]

SALIDA

y_vga [9:0]

SALIDA

4: VGA

Ing. Luis Alejandro Caycedo Villalobos


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Descripcin
SEAL DE UN BIT, GENERADA POR EL MODULO 2.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE EL CURSOR DEL MOUSE EN EL VGA.
NORMALMENTE SE ENCUENTRA EN BAJO.
SEAL DE UN BIT, GENERADO POR EL UP2. SEAL
DE RELOJ A 25 MHz. RELOJ MAESTRO DEL
SISTEMA.
SEAL DE UN BIT, ESTABLECE LA CONDICIN DE
RESET PARA TODO EL SISTEMA, REINICIA LOS
REGISTROS DE LOS MODULOS 1, 2, 3 Y 4. SEAL
ACTIVA EN ALTO
SEAL DE 3 BIT, REPRESENTA EN RGB EL COLOR
QUE SERA DIBUJADO EN EL VGA EN LAS
COORDENADAS ACTUALES . RGB[2] : ROJO;
RGB[1] : VERDE; RGB[0]: AZUL.
SEAL DE UN BIT ACTIVA EN BAJO, GENERA EL
SINCRONISMO HORIZONTAL DEL VGA CON UNA
DURACIN DE 31.9 s TOTAL, TIEMPO EN BAJO
DE 3.77 s.
SEAL DE UN BIT ACTIVA EN BAJO, GENERA EL
SINCRONISMO VERTICAL DEL VGA CON UNA
DURACIN DE 16 ms TOTAL, TIEMPO EN BAJO DE
64 s.
SEAL DE UN BIT, GENERADA POR EL MODULO 3.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE
EL
TRIANGULO
EN
EL
VGA.
NORMALMENTE SE ENCUENTRA EN BAJO
SEAL DE UN BIT, GENERADA POR EL MODULO 3.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE EL VERTICE EN EL VGA. NORMALMENTE SE
ENCUENTRA EN BAJO
SEAL DE 10 BIT, CONTIENE EL VALOR DE LA
POSICIN EN X DEL VGA, VALOR ENTRE [0 .. 799],
REPRESENTACIN BINARIA.
SEAL DE 10 BIT, CONTIENE EL VALOR DE LA
POSICIN EN Y DEL VGA, VALOR ENTRE [0 .. 525],
REPRESENTACIN BINARIA.

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5.2 INTERFACES DEL SUB MODULO DECODIFICADOR DE PRIORIDAD

Nombre
cursor

Tipo
ENTRADA

triangulo

ENTRADA

vertice

ENTRADA

vga_h

ENTRADA

vga_v

ENTRADA

rgb[0]

SALIDA

rgb[1]

SALIDA

rgb[2]

SALIDA

Ing. Luis Alejandro Caycedo Villalobos


Circuitos Digitales II

Descripcin
SEAL DE UN BIT, GENERADA POR EL MODULO 2.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE EL CURSOR DEL MOUSE EN EL VGA.
NORMALMENTE SE ENCUENTRA EN BAJO.
SEAL DE UN BIT, GENERADA POR EL MODULO 3.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE
EL
TRIANGULO EN
EL
VGA.
NORMALMENTE SE ENCUENTRA EN BAJO
SEAL DE UN BIT, GENERADA POR EL MODULO 3.
CUANDO ESTA ACTIVA EN ALTO INDICA QUE SE
DIBUJE EL VERTICE EN EL VGA. NORMALMENTE
SE ENCUENTRA EN BAJO
SEAL DE UN BIT, ACTIVA EN ALTO CUANDO EL
CONTADOR SE ENCUENTRA EN LA REGION [0 ..
631]
SEAL DE UN BIT, ACTIVA EN ALTO CUANDO EL
CONTADOR SE ENCUENTRA EN LA REGION [0 ..
478]
SEAL DE UN BIT, REPRESENTA EN RGB EL COLOR
AZUL QUE SERA DIBUJADO EN EL VGA EN LAS
COORDENADAS ACTUALES .
SEAL DE UN BIT, REPRESENTA EN RGB EL COLOR
VERDE QUE SERA DIBUJADO EN EL VGA EN LAS
COORDENADAS ACTUALES .
SEAL DE UN BIT, REPRESENTA EN RGB EL COLOR
ROJO QUE SERA DIBUJADO EN EL VGA EN LAS
COORDENADAS ACTUALES .

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5.3

INTERFACES DEL SUB MODULO CONTADOR

Nombre
reloj

Tipo
ENTRADA

reset

ENTRADA

fin_cuenta

SALIDA

sin_horizontal

SALIDA

vga_h

SALIDA

x_vga [9:0]

SALIDA

5.4

Descripcin
SEAL DE UN BIT, GENERADO POR EL UP2.
SEAL DE RELOJ A 25 MHz. RELOJ MAESTRO
DEL SISTEMA.
SEAL DE UN BIT, ESTABLECE LA CONDICIN DE
RESET PARA TODO EL SISTEMA, REINICIA LOS
REGISTROS DE LOS MODULOS 1, 2, 3 Y 4. SEAL
ACTIVA EN ALTO
SEAL DE UN BIT ACTIVA EN ALTO, INDICA
CUANDO EL CONTADOR X_VGA A TERMINADO
DE CONTAR. SE ACTIVA CUANDO X_VGA[799].
SEAL DE UN BIT ACTIVA EN BAJO, GENERA EL
SINCRONISMO HORIZONTAL DEL VGA CON UNA
DURACIN DE 31.77 s TOTAL, TIEMPO EN BAJO
DE 3.8 s.
SEAL DE UN BIT, ACTIVA EN ALTO CUANDO EL
CONTADOR SE ENCUENTRA EN LA REGION [0 ..
631]
SEAL DE 10 BIT, CONTIENE EL VALOR DE LA
POSICIN EN X DEL VGA, VALOR ENTRE [0 ..
799], REPRESENTACIN BINARIA.

INTERFACES DEL SUB MODULO CONTADOR

Nombre
reset

Tipo
ENTRADA

fin_cuenta

ENTRADA

sin_vertical

SALIDA

vga_v

SALIDA

Ing. Luis Alejandro Caycedo Villalobos


Circuitos Digitales II

10 BIT X_VGA

10 BIT Y_VGA

Descripcin
SEAL DE UN BIT, ESTABLECE LA CONDICIN DE
RESET PARA TODO EL SISTEMA, REINICIA LOS
REGISTROS DE LOS MODULOS 1, 2, 3 Y 4. SEAL
ACTIVA EN ALTO
SEAL DE UN BIT ACTIVA EN ALTO, INDICA
CUANDO EL CONTADOR X_VGA A TERMINADO
DE CONTAR. SE ACTIVA CUANDO X_VGA[799].
INDICA QUE EL CONTADOR VERTICAL DEBE
HACER N+1
SEAL DE UN BIT ACTIVA EN BAJO, GENERA EL
SINCRONISMO VERTICAL DEL VGA CON UNA
DURACIN DE 16 ms TOTAL, TIEMPO EN BAJO DE
64 s.
SEAL DE UN BIT, ACTIVA EN ALTO CUANDO EL
CONTADOR SE ENCUENTRA EN LA REGION [0 ..
478]

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Nombre
y_vga [9:0]

Tipo
SALIDA

Descripcin
SEAL DE 10 BIT, CONTIENE EL VALOR DE LA
POSICIN EN Y DEL VGA, VALOR ENTRE [0 ..
524], REPRESENTACIN BINARIA.

6 D IAGRAMA DE JERARQUAS DEL MDULO


JERARQUIA DEL SISTEMA TRIANGULO
SISTEMA
TRIANGULO

MODULO 1:
DRIVER_MOUSE

MODULO 2:
CURSOR_VERTICE

MODULO 3:
REG_TRIANGULO

CONTADOR
10BIT X_VGA

DECODIFICADOR
DE PRIORIDAD

LOGICA
COMBINACIONAL

MODULO 4:
VGA

CONTADOR 10
BITS

LOGICA
COMBINACIONAL

CONTADOR 1 BIT

Ing. Luis Alejandro Caycedo Villalobos


Circuitos Digitales II

CONTADOR
10BIT Y_VGA

CONTADOR 10
BITS

CONTADOR 1 BIT

LOGICA
COMBINACIONAL

Documento gua para el laboratorio de Circuitos Digitales II

6.1 S EAL DE SINCRONISMO

VERTICAL

La generacin de la seal de sincronismo vertical se realiza partiendo de un contador


de 10 bit modulo 525 y de lgica combinacional, la cual permite decodificar de manera
temporal el lugar espacial en el que se encuentra el trazo en el monitor VGA. Para el caso
del trazo de una por columna, la seal de sincronismo se divide en cuatro zonas en donde
la primera de ellas es la zona visible (A) en donde se dibujan los pixeles, las zonas
(B)(C)(D) son las zonas no visibles. El pulso activo en bajo de sincronismo corresponde a la
zona (C).

Ing. Luis Alejandro Caycedo Villalobos


Circuitos Digitales II

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