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Electrnica Geral

Autor: Pedro Vitor


Reviso: Jos Gerald
Mestrado Integrado em Engenharia Fsica Tecnolgica
Mestrado Integrado em Engenharia Aeroespacial
MEAer: 4 ano, 1 semestre
MEFT: 3 ano, 1 semestre
2014/2015

Captulo 1
MOSFETs
Captulo
Verso 1.00 1
MOSFETs

20/09/2014

Electrnica Geral

1 semestre 2014/2015

(MEFT, MEAer) pvitor@ist.utl.pt jabg@tecnico.ulisboa.pt

1. Estrutura e operao fsica


1.1. Estrutura fsica

Estrutura fsica de um transstor de efeito de campo (FET)


Metal -xido Semicondutor (MOSFET) de canal n (nMOS):

1.2. Representao em circuitos elctricos (nMOS)


D:
G:
S:
B:
Captulo 1
MOSFETs

DRAIN (Dreno)
GATE (Porta)
SOURCE (Fonte)
BODY (Corpo)

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1. Estrutura e operao fsica (cont.)


1.3. Operao fsica
Operao sem tenso
de Gate

A presena, entre Dreno e Source, de duas junes em sentido contrrio np seguida de pn faz
com que no possa existir corrente (iD=0)

Efeito de uma tenso


positiva na Gate

A tenso positiva na Gate induz uma regio tipo n


entre o Dreno e a Source, designada canal, onde
existe uma inverso de semicondutor tipo p para
tipo n, permitindo a existncia de corrente (iD>0).
O valor a partir do qual aparece canal ocorre para
vGS>Vt, sendo Vt designada tenso de Threshold.

Efeito pela aplicao


de uma pequena
tenso vDS

Com a aplicao de uma tenso positiva vDS ocorre


o aparecimento de corrente de Dreno (iD>0).
O canal funciona como uma resistncia cuja
condutncia aumenta com ao excesso da tenso vGS
face a Vt, ou seja proporcional a vGS-Vt

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1. Estrutura e operao fsica (cont.)

Efeito pela aplicao


de uma pequena
tenso vDS
(cont.)

O transstor funciona como uma resistncia


entre Dreno e Source controlada atravs da
Gate (tenso vGS).
A figura representa iD(vGS,vDS) para uma
pequena tenso de dreno vDS.

Operao quando a
tenso vDS aumenta

Aumentando mais a tenso vDS verifica-se um


estreitamento do canal, j que a dimenso do
canal associa-se ao excesso da tenso de Gate
(vGS Vt), que varia ao longo do canal atendendo a
que a tenso vDS distribui-se ao longo do canal.
Assim, o excesso vale (vGS Vt) na parte do canal
junto Source e vale (vGS Vt vDS) na parte do
canal junto ao Dreno e portante inferior ao
anterior, provocando um estreitamento do canal.

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1. Estrutura e operao fsica (cont.)


Operao quando a
tenso vDS aumenta
(cont.)

A variao iD(vDS) se antes era linear por o canal


se comportar de forma puramente resistiva, o
estreitamento deste provoca o aparecimento de
um efeito no linear, logo a caracterstica tornase curva, atravs do aumento da resistncia
equivalente.

Operao quando a
tenso vDS for
superior a vGS-VT

Quando vDS> vGS Vt ocorre o estreitamento do


canal (pinch off) ficando nesse caso a corrente
constante, verificando-se saturao.

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2. Caractersticas corrente-tenso
2.1. Modelo do transstor MOSFET
0

2
iD k n 2vGS Vt vDS vDS
k v V 2
t
n GS

kn

Vt 0

MOSFETs

CORTE

vGS Vt , vDS vGS Vt

TRODO

vGS Vt , vDS vGS Vt

SATURAO

1
W
nCOX
2
L

Vt 0

Captulo 1

vGS Vt

Mobilidade dos electres no canal n induzido

COX

Capacidade por unidade de rea

Largura do canal

Comprimento do canal

Transstor de enriquecimento (enhancement)


Para vGS=0 ainda no existe canal logo iD=0
Transstor de depleco (deplection),
Para vGS=0 J existe canal logo iD0

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2. Caractersticas corrente-tenso (cont.)


2.2. Caractersticas de forma grfica

iD(vGS) na
regio de
saturao:

2.3. Variao de iD com vDS na saturao


A corrente iD em funo de vDS na regio de saturao no bem
constante, dando lugar ao aparecimento dos parmetros:

VA 1 /
O declive modelado atravs de uma resistncia:

r0

1
I D

Na regio de saturao a equao da corrente fica:

iD k vGS VT 1 vDS
2

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2. Caractersticas corrente-tenso (cont.)


2.4. Transstor MOSFET canal p

Troca dos sentidos das


correntes e das tenses:

2
iD k p 2vGS VT vDS vDS
k v V 2
p GS T

kp

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MOSFETs

1
W
pCOX
2
L

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vSG | VT |

CORTE

vSG | VT |, vSD vSG | VT |

TRODO

vSG | VT |, vSD vSG | VT |

SATURAO

Mobilidade dos buracos (holes) no canal p induzido

COX

Capacidade por unidade de rea

Largura do canal

Comprimento do canal

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2. Caractersticas corrente-tenso (cont.)


2.5. Efeito de corpo
O efeito de corpo corresponde variao da tenso limiar VT com a tenso entre a Source e o substrato (vSB):

Vt Vt 0

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2F vSB 2F

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Vt0

Tenso de limiar para vSB=0

Parmetro fsico (2F 0.6V)

Parmetro de fabrico ( 0.4V )

vSB

Tenso entre Source e Body

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2. Caractersticas corrente-tenso (cont.)


2.5. Exemplos de circuitos
Exemplo 1:

Exemplo 2:

VT 1V

VTn VTp 1V

k n 1mAV 2

k n k p 1mAV 2

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3. Operao em sinais fracos e modelos


3.1. Modelo AC sinais fracos ou modelo incremental
Modelo equivalente:

g m 2k vGS Vt
r0

2I D
2 kID
VGS Vt

VA
1

I D I D

Modelo T:

Modelo T
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Modelo T alternativo

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3. Operao em sinais fracos e modelos (cont.)


3.1. Esquema incremental
ESQUEMA AC SINAIS FRACOS
OU ESQUEMA INCREMENTAL:

ESQUEMA DC:
Transstor

Transstor

substitudo pelo seu modelo sinais fortes


(equaes quadrticas)
Fontes independentes AC

substitudo pelo seu modelo AC sinais


fracos
Fontes independentes DC

Anulam-se

Anulam-se

Condensadores

Condensadores

Circuito-aberto (DC=frequncia nula)

Curto-circuito (considerando mdias


frequncias)

Bobines
Bobines

Curto-circuito (DC=frequncia nula)

Circuito-aberto (considerando mdias


frequncias)

Restantes componentes
Mantm-se

Restantes componentes
Mantm-se

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4. Montagens de amplificao
4.1. Estrutura bsica
ID I

A figura representa a estrutura bsica de


polarizao do transstor a ser utilizada
nas diversas montagens de amplificao

ID
k
VDD RD I D

VGS VT
VDS

4.2. Definies
Resistncia de entrada sem carga

Ri

vi
ii

Ganho de tenso em aberto

Av 0

R L

v0
vi

RL

Resistncia de entrada

Rin

vi
ii

Ganho de tenso

Av

v0
vi

Resistncia de sada

R0

v0
i0

Ganho de tenso de um amplificador

Gv

v0
vsig

Ganho de corrente em curto circuito

Ais

i0
ii

Resistncia de sada do circuito

Rout

vi 0

v0
i0

vsig 0

Ganho de corrente
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Ai

RL 0

i0
ii

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4. Montagens de amplificao (cont.)


4.3. Estudo das montagens de amplificao
4.3.1. Source comum

out

Rin Ri RG

in

Rout R0 r0 // RD
Av 0 g m r0 // RD
Av g m r0 // RD // RL

Gv

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Rin
Av
Rin Rsig

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4. Montagens de amplificao (cont.)

4.3.2. Source comum com resistncia de source

out

Rin Ri RG

in

Rout R0 r0 // RD

Av 0
Av

Gv

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g m RD
R
D
1 g m RS
RS

g m RD // RL
R // RL
D
1 g m RS
RS

Rin
Av
Rin Rsig

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4. Montagens de amplificao (cont.)

4.3.3. Gate comum

out

Rin Ri

1
gm

in

Rout R0 RD
Av 0 g m RD
Av g m RD // RL

Gv

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Rin
Av
Rin Rsig

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4. Montagens de amplificao (cont.)

4.3.4. Dreno comum

Rin Ri RG

in
out

Rout

Av 0

Av

Gv

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1
1
// r0
gm
gm

r0
1
r0
gm

RL // r0

RL // r0 1
gm

Rin
Av
Rin Rsig

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4. Montagens de amplificao (cont.)


4.3.5. Comparao das montagens

Montagem Source comum

out
in

Montagem Source comum com


resistncia de source

out

O ganho dependente apenas da relao de resistncias,


deixando de estar dependente dos parmetros do transstor
ao quais variam muito com a temperatura, embora o ganho
seja menor que o da montagem source comum

out

A baixa resistncia de entrada do amplificador em gate


comum torna-o til apenas em aplicaes especficas, com
especial relevo na resposta s muito altas frequncias e
como amplificador de corrente de ganho unitrio ou
seguidor de corrente (Ex: amplificador cascode)

in

Montagem Gate comum

in

Montagem Dreno comum


in
out

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Melhor adaptada para a obteno do maior ganho de


amplificao

A montagem dreno comum ou seguidor de source tem


aplicao como buffer de tenso para ligao de uma fonte
com uma resistncia elevada a uma carga com uma
resistncia baixa

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5. Circuitos digitais
5.1. Inversor Caractersticas ideais

5.2. Definies
4.3.4. Tenses limite e margens de rudo

Tenses limite:
VOH

Tenso de sada mnima no estado lgico 1

VOL

Tenso de sada mxima no estado lgico 0

VIH

Tenso de entrada mnima que interpretada como


estado lgico 1 (declive da caracterstica vo(vi) vale -1)

VIL

Tenso de entrada mxima que interpretada como


estado lgico 0

Margens de rudo:

NM H VOH VIH
NM L VIL VOL
NML

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NMH

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5. Circuitos digitais (cont.)


5.3. Tempos
5.3.1. Tempos de subida e de descida

tr

Tempo de subida (rise) Tempo de


passagem de 0 (VOL) para 1 (VOH), tendo
como referncia os pontos inicial (10%) e
final (90%)

tf

Tempo de descida (fall) Tempo de


passagem de 1 (VOH) para 1 (VOL), tendo
como referncia os pontos inicial (90%) e
final (10%)

5.3.2. Tempos de propagao

tpLH Tempo de propagao 01 Tempo medido desde o ponto em que a


entrada est a 50% do valor final at ao ponto em que a sada est a 50%
do valor final quando a sada passa de 0 para 1
tpLH Tempo de propagao 01 Tempo medido desde o ponto em que a
entrada est a 50% do valor final at ao ponto em que a sada est a 50%
do valor final quando a sada passa de 1 para 0
tpLH Tempo de propagao:

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1
t p t pHL t pLH
2

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Aproximao para clculo de


um tempo de propagao:

tp C

V
imdio

v = Variao da tenso
imdio = Valor mdio da corrente

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5. Circuitos digitais (cont.)


5.4. Potncia dissipada

Potncia esttica

Consumo mdio dos estados lgicos 0 e 1 Resulta da existncia de um caminho entre a


fonte de alimentao e a massa, num dos estados lgicos ou em ambos

Potncia dinmica

Ocorre quando a gate lgica comutada Um inversor operando com uma fonte de alimentao
VDD , alimentando uma carga C e comutando a uma frequncia f, dissipa uma potncia dinmica
PD dada por:
2
PD fCVDD

Demonstrao:
Na passagem de 0 1 a fonte de alimentao fornece uma energia W=CVDD2, ficando metade do
valor armazenado no condensador e a outra metade dissipada sob a forma de calor no respectivo
interruptor.
Na passagem de 1 0 a energia armazenada no condensador dissipada sob a forma de calor no
respectivo interruptor.
No final, num perodo foi fornecida uma energia W, a qual foi totalmente dissipada sob a forma de
calor, sendo que a potncia dissipada a derivada da energia em ordem ao tempo (sendo T=1/f):

PD

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dW W
2

fW fCVDD
dt
T

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5. Circuitos digitais (cont.)


5.5. Circuitos nMOS

i
v

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5. Circuitos digitais (cont.)


5.6. Circuitos CMOS
5.6.1. Circuito

Resposta para vi=VDD=VOH:

Resposta para vi=VDD=VOH:

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5. Circuitos digitais (cont.)


5.6.2. Caracterstica de transferncia

O inversor CMOS normalmente


dimensionado de modo a que:

Vtn Vtp

e kn k p

Se tal acontecer a caracterstica da figura


simtrica
No caso do silcio verifica-se:

n
2 a 3
p
como

kn Wn n e k p Wp p

Simetria

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n Wp

2 a 3
p Wn

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5. Circuitos digitais (cont.)


5.6.3. Margens de rudo

VOH VDD
VIH

VOL 0

1
5VDD 2Vt
8

VIL

1
3VDD 2Vt
8

NM H NM L

1
3VDD 2Vt
8

5.6.4. Operao dinmica


Circuito:

Se o circuito estiver equilibrado:


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Formas de onda:

t pLH t pHL
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Equilibrado:

Vtn Vtp e kn k p

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5. Circuitos digitais (cont.)


5.6.4. Operao dinmica (cont.)
Se o circuito estiver equilibrado tpLH=tpHL
Passagem da sada de 1 para 0 Descarga do condensador atravs de QN

Passagem da sada de 1 para 0 Descarga do condensador atravs de QN

EF
F M

t pHL1
t pHL2

3V 4Vt
C

ln DD
2k n (VDD Vt )
VDD

t pHL2

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C VDD VDD Vt
CVt

2
k n (VDD Vt )
k n (VDD Vt ) 2

C VDD Vt VDD / 2
1
iD ( F ) iD ( M )
2

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t pHL t pHL1 t pHL2


Considerando:

Vt 0.2VDD t pHL
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1.6C
2knVDD
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5. Circuitos digitais (cont.)


5.6.5. Funes lgicas complexas

NOR de 2 entradas:

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NAND de 2 entradas:

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5. Circuitos digitais (cont.)


5.6.6. Dimensionamento dos transstores

Transstores em srie:

Transstores em paralelo:

1
1

W
i W


L eq
L i

No dimensionamento do circuito pull-down


(circuito de baixo) e pull-up (circuito de cima)
considera-se sempre o caso mais desfavorvel,
ou seja, conduo assegurada por caminhos
com transstores em srie e nunca em paralelo

W
W

L eq
i L i

Exemplo:

15

Dimensionar o circuito da figura considerando

15

7.5

W
W
1.5 e 5
L n
L p

Ln Lp 0.25m
15

Soluo:

Soluo alternativa:

W
W
1.5

L QNA L n

W
W
1.5

L QNA L n

W
W
W
W


2 3

L
L
L
QNB QNC QND
L n

W
W
W
W


2 3

L QNB L QNC L QND
L n

W
W
W
W


3 15

L
L
L
QPA QPC QPD
L p

W
W
W

2 10

L QPA L QPB
L p

W
W
1.5 7.5

L QPB
L p

W
W
W

4 20

L
L
QPC QPD
L p

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