UNIDAD 5 : BIESTABLES

INTRODUCCION
En la introduccin a los sistemas combinacionales diferenciamos aquellos de los
sistemas secuenciales y dijimos que la diferencia radica en que los sistemas
secuenciales emplean elementos de almacenamiento llamados biestables (o flip flop),
en este capitulo nos introducimos en la teora, construccin y utilizacin de estos
elementos.
En la figura 5.1, vemos un caso sencillo de
multivibrador biestable implementado con
transistores.
En este circuito el nivel lgico de la
salida es independiente de la amplitud del
pulso de entrada, siempre que este ltimo
sea de una amplitud tal que asegure de
cambiar de nivel y se dice que de cada
circuito biestable, se obtiene un digito
binario (0 o 1) de memoria esttica
En el campo de los sistemas lgicos
y basndonos en las tablas de verdad,
pueden armarse los circuitos lgicos
correspondientes, en general compuestos conectados en cruz, siendo de uso comn los
trminos Set y Reset para la obtencin (almacenamiento) de un 1 o de 0 como
salida del circuito en el caso de circuitos biestable de disparo asimtrico.
Entre los multivibradores biestables ms sencillos, ya sea con disparo asimtrico
simtrico, estn el de posicionamiento restauracin (Set - Reset), el tipo T, el J-K y el
tipo D; siendo el D una aplicacin especial e importante del tipo S-R. La letra T (para
Toggle o Trigger) se refiere a la conmutacin sucesiva y alternativa entre dos niveles de
salida biestable, como respuesta a un pulso de excitacin apropiado; en sistemas
sincrnicos comnmente se llama pulso de reloj.
Despus surgieron los arreglos compuestos basados en creaciones por circuitos
integrados, los que en varios tipos de lgica de construccin no slo subsanan
deficiencias y limitaciones de los casos simples, sino que extienden su funcionamiento,
fiabilidad y versatilidad hasta las aplicaciones ms sofisticadas de la instrumentacin
digital actual. Basados en lo anterior se encuentran los que se agrupan en sincronizados
por nivel (level clocked), como el arreglo ordenador seguidor, o tambin llamado amoesclavo (master slave) y los que se agrupan en sincronizados en la orilla, o borde, del
pulso (edge-triggered flip-flops). Los circuitos de ambos grupos en sus diferentes
opciones son realizados, segn el caso de sus entradas, en base a los tipos S-R o J-K,
para dar lugar a los tipos T y D (data o delay). Aqu las letras para las entradas J y K no
tienen ningn significado especial, slo son para distinguir la creacin ms reciente y
verstil de los tipos R-S.
Tal como se acaba de mencionar, dentro de los arreglos de circuitos con lgica
gobernada por reloj, se distinguen dos maneras de operarlos. Esto es, los sincronizados
por nivel y los sincronizados por flanco.

En el caso de los sincronizados por nivel, con el pulso o seal del reloj aplicado
a la entrada de sincronizacin se lleva a cabo una transferencia de informacin desde
las terminales de entrada hasta la salida; necesitndose la presencia invariable de las
delas respectivas seales durante un tiempo mayor a la duracin del 0 o del 1 del reloj,
segn sea el nivel activo, con el fin de completar la accin correspondiente en la salida
del biestable. Los datos en las terminales de entrada pueden cambiar slo una vez, lo
cual debe suceder justo despus de que ha ocurrido una sincronizacin.
Cuando el circuito binario ha de actuar en alguna parte de la transicin o cambio
de un nivel a otro del pulso de reloj, ( de acuerdo con el estado de sus entradas y salidas,
y con la interconexin apropiada de sus componentes, tanto activas como pasivas; y
adems si la accin o respuesta es completa, lgicamente correcta y satisfactoria).
Entonces, a tal circuito se le asocia el trmino de activado por flanco . Se dice entonces
que para ese instante el cambio de nivel, normalmente repentino, se convierte en un
flanco activo.
Contrario al caso de sincronizacin por nivel, los niveles lgicos en las
terminales de entrada no estn restringidos a permanecer estticos durante algn tiempo,
sino que pueden cambiar en cualquier momento. La figura 5.2 indica el principio de
activacin de estos dispositivos.

figura.5.1
Sincronizacin y Sincronismo
En un biestable asincrnico cualquier variacin de la entrada modifica el estado
de la salida.
En un biestable sincrono sern procesadas las entradas solo en los momentos en
que aparece una seal de sincronismo (seal de reloj)
Las seales de reloj se caracterizan por su:

Frecuencia: velocidad a la que evoluciona el reloj. Se mide en Hz, KHz, MHz,

etc.
Simetra: porcentaje de tiempo de un periodo en el que el reloj esta en alto o
bajo, un reloj simtrico tiene este porcentaje igual a 50%
El sincronismo puede actuar durante los niveles (alto o bajo) o sobre los flancos de
la seal (de subida o de bajada), esto da lugar a una clasificacin de los biestables
sincronizados por a) nivel o por b) flancos
BIESTABLES

Asncronos
RS y JK

Sincronos

Por Nivel
D, RS y JK

Por Flancos
D, T, RS y JK

Maestro / Esclavo
D, T, RS y JK

CIRCUITO BIESTABLE TIPO S-R

Este tipo de multivibrador biestable se logra mediante dos compuertas cruzadas
de tipo NOR (figura 5.3.a), o bien NAND (figura 5.3.b).
Un biestable RS consta de dos entradas: R (reset) y S (Set) y de dos salidas Q y
Q. No es recomendable aplicar los potenciales de seal simultneamente a las entradas
S y R, lo cual se advierte en la tabla de verdad de la figura 5.3. Adems, si R se conecta
a 1 o bien a S, a travs de un inversor, el arreglo que se formar se conoce como
pestillo o cerrojo de datos a la entrada S = D.

S
0
1
0
1

R
0
0
1
1

Salidas Generadas por la Seal

C de Reloj
Qn + 1
Qn + 1
Qn + 1 = S + R . Qn
Qn
Qn
Sin cambios en la salida
1
0
0
1
X
x
Condicin no valida
c) Tabla de verdad de S-R

Figura. 5.3

En la tabla de la figura 5.3.c se muestra la tabla de verdad de este biestable, la

condicin no valida que se produce cuando las dos entradas toman el valor lgico 1
se puede demostrar a partir de anlisis de los circuitos
Qt+1 = (R + Q t)
Si R = S = 1
Qt+1 = (1 + Q t)
Qt+1 = 0

Qt+1 = (S + Q t)
Qt+1 = (1 + Q t)
Qt+1 = 0

Un anlisis de la evolucin de las seales de salida en funcin de las entradas,

para un biestable RS asncrono se muestra en la figura 5.4

Figura 5.4
Sincronismo
El sincronismo solo afecta cuando actan los biestables y no lo que hacen los
bietables
En la figura 5.5 se muestra un circuitos biestable RS sincronizado a partir de un
RS asncrono, como se observa en la tabla de funcionamiento cuando la seal de reloj se
encuentra en esta lgico
0 el sistema mantiene
la salida
Ck S
1 1
1 0
1 0
1 1
0 X

R
0
1
0
1
x

Q
1
0
Qt+1
Prohibido
Qt+1

La figura 5.6 muestra el cronograma para un biestable sincronizado por nivel

alto. La figura 5.7 muestra el diagrama de un biestable sincronizado por nivel bajo

CIRCUITO BIESTABLE TIPO J-K

Recordando que en el circuito binario S-R hay lugar a confusin cuando amas
tienen el potencial lgico 1, el tipo J-K presenta una opcin en estos dos casos y
coincide en funcionamiento el S-R para el resto de las combinaciones posibles. El
circuito binario J-K responde a una tabla de funcionamiento que se muestra en la tabla
de la figura 5.8.

J
0
1

K
0
0

Salidas Generadas por la

aplicacin de un pulso de
Reloj
Qn + 1
Qn + 1
Qn + 1 = J . Qn + K . Qn
Qn
Qn
Sin cambios en la salida
0
1
Coloca un 0 en Qn independientemente
del estado anterior
1
0
Coloca un 1 en Qn independientemente
del estado anterior
Qn
Qn
Invierte la salida respecto de su estado
anterior
Figura 5.8

Las configuraciones fsicas de este tipo de dispositivos verstiles, se basan ms

bien en la clase de biestables llamados ordenador seguidor, y comnmente con circuitos
integrados. Como puede observarse, la frmula que encabeza la tabla anterior, es
evidente la retroalimentacin de las dos seales (complementarias) de salida haciendo la
conjuncin lgica con la seales de entrada.

En la figura 5.9 se ha representado un biestable JK construido a partir de un

biestable SR, las entradas JK son ambas activadas por nivel alto. La entrada J se

corresponde con la S y la entrada K se corresponde con la R. El carcter asncrono del

JK de la figura hace que las salidas evolucionen frente a un cambio en las entradas
Sincronismo
De la misma forma que lo estudiamos para el SR, el biestable JK puede ser del
tipo sincrnico
Ck J K
1 1 0
1 0 1
1 0 0
1 1 1
0 X x

Q
1
0
Qt+1
Qt+1
Qt+1

CIRCUITO BIESTABLE TIPO D

Este arreglo tiene varias formas posibles de construccin. Es til cuando en la salida Q
es necesario seguir la historia de los niveles lgicos en una sola entrada (D) de DATOS,
en los instantes apropiados despus del arribo y retiro delos pulsos de reloj.
Es decir, la salida Q ser una replica de la seal digital en D en ciertos instantes del
pulso, tras sufrir un retardo (cuando Qn = D) promedio casi igual a la duracin del nivel
0 del reloj, o permaneciendo Qn si D = Qn. Por lo tanto, una expresin matemtica
vlida viene a ser Qn+1 = D, cuya tabla de transicin resulta obvia por ser las entradas 1
y 0 o 0 y 1 nicamente. Si el nivel lgico de la seal de reloj pasa a 0 , el circuito
biestable debe almacenar la seal D.
Un circuito para sincronizacin por nivel, que rena las caractersticas, se puede realizar
conectando un inversor de S a R y formar una sola entrada, como se muestra en la
figura 5.11.

Figura 5.11

BIESTABLES CON ARREGLO ORDENADOR SEGUIDOR

Para que las salidas Q y Q de este circuito binario tengan cambios de nivel lgico
complementario, en funcin de los potenciales aplicados a las entradas, habr de
transcurrir un retardo un poco mayor que la duracin de la parte activa del pulso de
reloj. Esto tiene la finalidad especial de generar las salidas de la ltima etapa (seguidor)
y que sean igual a las salidas de una etapa anterior llamada ordenador. Estas sern la
consecuencia de los niveles de voltaje permanentemente presentes en las entradas de
informacin; es decir, las seales de entrada originales debern estar presentes, por lo
menos, desde la aparicin del borde positivo del pulso de reloj, hasta que termine la
excitacin del borde negativo sobre el seguidor. Por lo tanto, las salidas del circuito
biestable , particularmente del seguidor, cambian de estado hasta que est por terminar
el descenso del borde negativo de la seal del reloj.
El arreglo ordenador seguidor en principio est compuesto de dos circuitos biestables
tipo S-R. Sin embargo, las configuraciones relativamente recientes se producen de
preferencia para el tipo de entradas J-K. Un arreglo posible se muestra en la figura
5.13(a).
Estos dispositivos biestables con ordenador seguidor, se disean de tal forma que no
todas las compuertas dejan propagar los efectos de al menos un cambio repentino de
nivel en las entradas, bien sea positivo o negativo, sino que bloquean y desbloquean
apropiadamente el paso de los transitorios de seal, de acuerdo con el avance del pulso
de reloj. (figura 5.13(d)). Por esta razn habr incorreccin si se trata de seguir el flujo
de seales de entrada a salida, para un instante dado en la forma de onda del pulso
sincronizador, al pretender comparar inmediatamente dicho resultado con el de la tabla
de verdad. Ser opcin que algunas de estas unidades incluyan entradas directas
adicionales para preposicionamiento y prerrestauracin.
Ntese que para el caso particular en el que se mantengan J = 1 = K, simultneamente
cuando PJ = PK 0, el circuito biestable cambiar alternadamente al estar por terminar el
borde negativo del pulso de reloj. Entonces ser cuando el arreglo lleve a cabo la
funcin de la tabla de verdad del binario tipo T, haciendo as posible un excelente
(aunque quiz no la ms econmica) arreglo fsico para ste; con el efecto adicional de
dividir binariamente entre dos y la frecuencia del reloj.
Aqu tambin es posible convertir el arreglo ordenador seguidor para que cumpla la
funcin del biestable tipo D; ello se lograr por simple interconexin de un inversor
entre J y K, satisfaciendo permanentemente K =J (= D) y Q t+1 = J =D. Si adems, tanto
aqu como en el arreglo ordenador seguidor tipo R-S, la terminal de entrada D se excita
con el potencial de la terminal de salida Q, el circuito trabajar como un biestable tipo T
efectuando una divisin binaria.

El arreglo ordenador se justifica por ser el apropiado para reducir posibilidades de

asincrona, dado que no todos los elementos estn perfectamente apareados y sus
respuestas simultneas no son idnticas para cada etapa similar.
Con ello se evita que, por distinta rapidez de cambios, se hagan presentes las llamadas
carreras locas en la propagacin de seales hasta la salida.

Figura 5.13. (a)

PJ=0
PK=0

Qt

Qt+1

PJ

PK

0
0
1
1
X

0
1
X
X
1

X
X
0
1
1

Qt
1
Qt
0
Qt

0
0
1
1
0
1
1

1
1
0
0
1
0
1

0
1
0
1
X
X
X

X
X
X
1
X
0
X

X
1
X
X
0
X
X

0
X
1
X
0
1
X

Figura 5.13 b) Tabla de verdad con PJ y PK desactivadas

c) Tabla de verdad con PJ y PK activadas

Figura 5.13 d) Seal de reloj y sus efectos sobre el circuito

CIRCUITO BIESTABLE TIPO T

Si se parte indicando las dos salidas complementarias de un multivibrador biestable,
como Q y Q entonces se puede extender el concepto de la conmutacin de los niveles
binarios al definir los tiempos Tn y Tn+1. Estas ltimas notaciones representan los
tiempos previo y posterior a la transicin de niveles de un pulso de reloj,
respectivamente, en una transicin n cualquiera de un circuito binario. Asimismo, se
indican los correspondientes estados lgicos de la salida Q con Q n y Qn+1. En otras
palabras, puede decirse que el cambio de estado de las terminales de salida de un arreglo
biestable depender de ese mismo nivel lgico al tiempo Tn, de los estados de las
entradas de datos (o informacin) y del nivel o transicin del pulso de sincronismo
aplicado precisamente en esa entrada C (de reloj).
En especial, para que halla conmutacin de niveles en la salida del biestable
sincronizado tipo T, ser necesario, que el nivel lgico del pulso de reloj, y el de la
entrada T de datos, coincidan en 1. Cuando desaparezca esta condicin a la entrada, no
deber alterarse el estado lgico en las salidas. Vase la tabla 5.14

T
0
1
0
1

Qn
0
0
1
1

Salidas Generadas por la Seal de

Reloj
Qn + 1
Qn + 1
Qn + 1 =T Qn + T Qn
0
1
Sin cambios en la salida
1
0
Cambios en la salida
1
0
Sin cambios en la salida
0
1
Cambios en la salida
tabla 5.14

El circuito podr armarse fcilmente en funcin de los biestables S-R, J-K o D. En la

figura 5.15 se muestran las formas de onda de las seales de reloj y salida

CIRCUITOS MSI Y APLICACIONES DE BIESTABLES

Los biestables son los elementos bsicos de memoria y su utilizacin es imprescindible
en cualquier sistema secuencial. Se destaca su aplicacin en :
Contadores: Sistema capaz de generar una determinada secuencia en un cdigo binario
Registros: Sistema capaz de almacenar informacin de distintas maneras y tambin
capaz de ofrecerla de distintas maneras

Autmata: Circuito para controlar la evolucin de un sistema en base a sus entradas y

estados
CONTADORES
Desde el punto de vista de activacin, los registradores de la cuenta, o
contadores, de un nmero de pulsos arribando a la(s) entrada(s), bsicamente operan en
una de dos maneras posibles, asincrnica o sincrnica. De acuerdo al tipo de contador
binario bsico se construyen los arreglos para el extremo al que habr de dirigirse la
cuenta; esta puede ser ascendente y/o descendente, de acuerdo a la aplicacin y valor
final a contar, con opcin o no ha ser regresiva a un valor inicial. La necesidad de
regresar hasta un valor de inicio, realizable mediante retroalimentacin, es evidente por
el hecho de que generalmente la cuenta decimal final obtenida no es siempre un nmero
igual a 2n.
En esencia, la contabilidad de eventos se efecta a base de divisin de frecuencia, por
eso, en funcin de circuitos biestables tipo T. Los arreglos de ordenador seguidor, en
funcin de entradas tipo J-K, desempean aqu un papel muy importante.
Un dispositivo contador binario funcionar en forma asincrnica si los multivibradores
biestables no son disparados por el mismo pulso activador simultneamente. La
situacin real es que los cambios apropiados de nivel, en la salida de cada etapa previa,
habrn de generar un consecuente cambio de estado lgico en la salida de la siguiente
etapa. La excitacin y respuesta sucesiva de cada etapa muestra parcialmente un aspecto
de propagacin de una onda. Por esta razn al contador en modo asincrnico tambin se
le llama contador de (con) ondulacin.

Para el caso de funcionamiento sincrnico, los multivibradores biestables del sistema

contador se excitan simultneamente con una terminal de entrada comn al pulso de
reloj. En consecuencia, cuando las salidas habilitadas de cada binario cambian, lo hacen
al mismo tiempo. Esto prcticamente sucede sin el retardo ( debido a la propagacin del
fenmeno transitorio) de entrada a salida de cada etapa, el cual tambin es producido
por cambios de nivel (en tiempos no iguales a 0) en las respectivas excitaciones de
dichas etapas.

Un contador binario que consta de n etapas, o circuitos biestables, comnmente se llama

contador de mdulos 2n. Sin embargo, de esta manera ms amplia, una cuenta puede ser
cualquier nmero decimal real no negativo; por lo tanto, el contador binario debe
readaptarse para borrar ( restaurar a 0) una cuenta final, una vez que se alcanza en forma
equivalente al nmero de pulsos de entrada. Generalmente, esto se logra mediante
retroalimentacin apropiada. Puede decirse en forma sencilla que si hay un pulso de
salida por cada x pulsos de entrada ( divisor entre x), el contador ser de mdulo x.

Es comn para muchos fabricantes de circuitos integrados producir los mdulos

apropiados para contadores en paquete de cuatro circuitos biestables, es decir, para
cuatro dgitos binarios. Obviamente, si se necesita ampliar para cuentas mayores que 16
(=24 ), entonces ser necesario encadenar otro conjunto similar que permitir contar
hasta 256 pulsos y as sucesivamente, en forma ascendente o descendente segn el
encadenamiento interno, etc.
Si se repasa el sistema decimal codificado en binario, se recordar que cuatro dgitos
binarios determinan los dgitos decimal desde 0 hasta 9. Basndonos en ello y el criterio
anterior, puede construirse un contador por dcadas con decimales codificados en
binarios. Lo que se necesita es borrar (o restaurar a 0000) en la siguiente cuenta,
despus de llagar a 1001 ( 9 decimal); una manera de lograrlo es mediante una
compuerta decodificadora que detecte el fin de la cuenta, asociada con un arreglo de
biestables ordenador seguidor con entradas tipo J-K, como se muestra en la figura 5.19.

Contador ascendente / descendente

Hasta ahora hemos visto contadores que pueden contar en forma ascendente o
descentente. En el circuito de la figura 5.20(b) vemos un contador asncrono capaz de
contar en forma ascendente o descendente segn sea el estado de la linea de control
MODO.

Este contador requiere de un circuito adicional para el seteo inicial, si el contador se

pone como ascendente (MODO = 1) entonces la posicin inicial ser 0000, en caso
contrario con MODO = 0 la posicin inicial ser 1111. En la figura 5.20(a) se muestra
un circuito que activa el Reset (0000) o el Preset (1111) con una nica seal de INICIO
y segn sea el estado de la lnea MODO.

Como se puede observar en los circuitos de contadores ascendente / descendente, se

utiliza u multiplexor para trabajar con Q o Q segn corresponda.

Bloque
El aspecto general de un contador asncrono se muestra en la figura 5.22

Si se necesita un contador de modulo mayor pueden construirse redes modulares

uniendo contadores y ampliando de esta forma la capacidad de conteo.
Frecuencia mxima de conteo
Contadores asincrnicos: Queda claro que las salidas Q de los biestables son tambin
relojes. Q0 tiene una frecuencia que es la mitad de la del reloj externo Ck. As por
ejemplo si Ck = 66 Hz tendramos que Q0 = 66/2 = 33Hz; Q1 = 66/4= 16,5 Hz;
Q2
= 66/8 = 8,25 Hz.
En la figura 5.23 se muestra un cronograma donde se han exagerado los retardos de los
biestables. As desde que aparece el flanco descendente en Ck hasta que la salida toma
el valor 1 pasa un tiempo tpd. Es importante visualizar que por ser una estructura
asncrona los retardos se acumulan de manera que el retardo total del contador es de
n * tpd donde n es la cantidad de etapas del contador.
La frecuencia mxima del contador queda entonces limitada por:
f max Ck

1
n * tpd

Contadores asincrnicos: Para este tipo de contadores se puede observar que los
retardos no se acumulan, sino que se superponen, ya que todos los JK evolucionan a la
vez y no se arrastran unos a otros. De este modo el tiempo de evolucin es:
Tevol = tpd + tand
En este tipo de contadores se debe tener en cuenta adems los tiempos thold (tiempo de
mantenimiento) y tsetup (tiempo de establecimiento). El primero no es problema ya que
tpd > thold. Ahora
Tevol = tpd + tand + tsetup
Ahora la frecuencia mxima de conteo es:

f max Ck

1
tpd tan d tsetup

Diseo de un contador sincrono

Los pasos para disear un contador asncrono de modulo inferior al posible son:
1. Obtener el circuito asncrono correspondiente al modulo completo
2. Decodificar mediante una compuerta NAND el primer estado no deseado
3. Conectar la salida de la NAND a las entradas Rest o Preset para forzar el primer
estado valido
Como se puede ver en la figura al aparecer el primer estado no deseado se genera un
GLICH que puede dar problemas, la duracin de este GLICH esta directamente
relacionada con el tiempo de actuacin de la NAND y del Reset (o Preset)
Diseo de un contador sincrono
Los pasos son:
1. Dibujar el diagrama con tantos estados estables como tenga la secuencia a
obtener y relacionarlos en orden con las transiciones
2. Asignar a cada estado la codificacion elegida (cualquier codigo binario)
3. Escribir la tabla de verdad con el estado t en la entrada y el de t+1 en la salida
4. Aadir a la tabla de verdad las entradas D de los biestables. Cada columna D
tomara el valor de Qt+1
5. Simplificar las seales D
6. La secuencia del contador esta en las salidas de los biestables
7. Aadir la lnea INICIO
Apliquemos los pasos anteriores diseando un
contador BCD sincrono. Comenzando por el
diagrama de la figura 5.
La tabla de verdad obtenida y las ecuaciones finales
de excitacin de los biestables es:

T
Q3

Q2

Q1

Q0

Q3

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
0
0
0
1
1
0
X
X
X
X
X
X

Q2.Q3
Q0.Q1

00 01 11 10

00
01
11
10

1
X
X

X
X
X
X

D3 = Q0.Q3 + Q0.Q1.Q2
D0 = Q0

Q2.Q3
Q0.Q1

00
01
11
10

T+1
Q2
Q1
0
0
0
1
1
1
1
0
0
0
X
X
X
X
X
X

0
1
1
0
0
1
1
0
0
0
X
X
X
X
X
X

Q0

D3

D2

D1

D0

1
0
1
0
1
0
1
0
1
0
X
X
X
X
X
X

0
0
0
0
0
0
0
1
1
0
X
X
X
X
X
X

0
0
0
1
1
1
1
0
0
0
X
X
X
X
X
X

0
1
1
0
0
1
1
0
0
0
X
X
X
X
X
X

1
0
1
0
1
0
1
0
1
0
X
X
X
X
X
X

00 01 11 10
1
1

X
X

X
X
X
X

D2 = Q2 Q1 Q0

1
1

Q2.Q3
Q0.Q1

00
01
11
10

00 01 11 10

1
1

X
X

X
X
X
X

1
1

D1= Q1.Q0 + Q3.Q1.Q0

D1 = Q3 . (Q1 Q0)

REGISTRADORES DE CORRIMIENTO (O DESPLAZAMIENTO)

Una aplicacin muy frecuente del circuito biestable tipo D, es precisamente en
memorias binarias o registradores de desplazamiento. En este tipo de biestables los
datos secuenciales que se presentan a la entrada D, aparecen en la salida Q,
respectivamente, un pulso de reloj despus. Conectar en cascadas con circuitos
biestables con este principio, significar que la sucesin de datos (0s) y ( 1s) se ir
desplazando hacia la ltima o ensima etapa hasta ser activada. Se necesitarn entonces
n pulsos de reloj para desplazar n dgitos en un registrador de n etapas de corrimiento;
debe entenderse que el primer dgito alcanzar la salida de la ensima etapa, mientras
que el ltimo, o ms bien el ensimo dgito binario en la sucesin de entrada, aparecer
en la salida de la primera etapa.
La variedad de registradores de corrimiento que pueden realizarse es enorme. Esta
abarca desde los basados en tecnologas de TTL y CMOS en circuitos discretos, hasta
las configuraciones de circuitos integrados ms recientes; adems de sus diferentes
formas de transferir los datos entre entrada y salida del dispositivo. De acuerdo con ello,
y de una manera un tanto general, se agrupan en :
a)
b)
c)
d)

Los que reciben los datos en serie y la salida es en serie ( ESSS).

Los de entrada en serie y salida en paralelo ( ESSP).
Los de entrada en paralelo y salida en serie (EPSS).
Los de entrada en paralelo y salida en paralelo ( EPSP).

Dependiendo de la forma de conectar el enlace de biestable a biestable, la informacin

podr desplazarse a la derecha o a la izquierda. Esto sucede dentro de un mismo
registrador, desde donde tambin pueden transferirse datos binarios, codificados o no, a
otros registradores destinatarios de estmulo lgico en el borde izquierdo o en el
derecho.

Registros SERIE / SERIE

En estos registros la entrada y la salida es BIT a BIT. El circuito de la figura 5.26 es un
registro de desplazamiento serie / serie de cuatro BIT , con desplazamiento a la derecha.
La figura 5.26 (b) muestra la respuesta del registro para una secuencia de entrada 1011.

Un registro de desplazamiento es muy exigente en cuanto al sincronismo ya que una

salida es a su vez una entrada.
Entre los registros disponibles del tipo Serie / Serie se encuentra el 7491, 7496, 74164
cuyas hojas de datos de adjuntan como anexo

Registros SERIE / PARALELO

En este caso la entrada es BIT a BIT y la salida se ofrece en paralelo, por eso se lo
denomina conversor serie / paralelo.
Como vemos en la figura 5.27, el circuito es semejante al serie / serie solo que los
puntos donde se toman las salidas son diferentes.

El circuito integrado 74164 es un registro de desplazamiento Serie / Paralelo y en la

figura 5.28 se muestra su tabla de funcionamiento

Registros PARALELO / PARALELO

En estos circuitos la presencia de un pulso de reloj hace que los biestables se carguen
con los datos presentes en sus entradas D.
La figura 5.29 muestra un circuito para un registro de 4 bits de entrada y cuatro BIT de
salida. Los biestables se activan por flancos ascendentes de la seal de reloj (pulso).

Una versin muy utilizada es aquella donde se modifica la activacin de modo que los
biestables se activen por nivel, un registro con estas caractersticas se denomina
LATCH.
En un LATCH cuando la lnea de activacin (pulso) se encuentra en 1 la salida de los
biestables sigue a la entrada, el registro se comporta de forma transparente frente a las
entradas, ahora bien cuando la seal pasa a estado bajo 0 el registro retendr el ultimo
valor de la entrada antes del flanco descendente. Es por esto que en un LATCH la lnea
de sincronismo podra denominarse simplemente lnea de Enable y si esta en alto el
registro se comporta como un cerrojo abierto y si esta en bajo diremos que el cerrojo
esta cerrado.
En la figura 5.30 se muestra un esquema simplificado de la aplicacin de un cerrojo
(Latch)

Entre los registros disponibles del tipo Paralelo / Paralelo se encuentra el 74174, 74175,
74273 cuyas hojas de datos de adjuntan como anexo

Registros PARALELO / SERIE

Este registro utilizado domo conversor paralelo / serie, carga su entrada en un solo
flanco de la seal de sincronismo y se descarga en n flacos.
El circuito de este registro se complica respecto de los anteriores ya que las entradas son
controladas por un multiplexor que decide si los biestables reciben los datos de la
entrada (paralelo) o si se conectan para actuar como desplazamiento (serie)

En el circuito de la figura 5.31 tanto el desplazamiento como la carga se dan

sincrnicamente, es decir, el registro esta activo solo si hay flancos de reloj. Una
variante seria el circuito de la figura 5.32 donde el desplazamiento es sincrnico pero la
carga es asincrnica y solo basta que la lnea de MODO tome el valor 0 para que los
biestables se carguen con el dato en paralelo (entradas).
Como puede observarse el circuito utiliza las lneas de Preset y Clear para producir la
carda de datos.

Entre los registros disponibles del tipo Paralelo / Serie se encuentra el 7496, 74165
cuyas hojas de datos de adjuntan como anexo
Registros de desplazamiento DERECHA / IZQUIERDA
Este tipo de registros permite un desplazamiento de los datos de derecha a izquierda o
de izquierda a derecha, es decir que puede cambiarse el sentido de desplazamiento y
para ello se utiliza una seal que llamaremos SENTIDO, si Sentido toma e valor bajo
(0) el desplazamiento ser de izquierda a derecha y si toma el valor alto (1) ser a la
inversa.
Para la implementacin se utiliza un multiplexor como se muestra en la figura 5.33