Documenti di Didattica
Documenti di Professioni
Documenti di Cultura
Arquitectura de
Computadoras II
Nombres:
Juan Carlos Madriz
Manuel Abimael Castillo
Profesor: Francisco Hernndez
Carrera: Ingeniera en Sistemas
Ao: III
Fecha: 13/04/2015
Contenido
1.
2.
3.
4.
5.
6.
7.
8.
9. Explicar por medio de un diagrama en bloque la Unidad de Captacin/ decodificacin del Procesador
Pentium II...................................................................................................................................................14
10.
Explicar por medio de un diagrama en bloque la Unidad de Envo/ Ejecucin del Procesador
Pentium II...................................................................................................................................................15
11.
12.
Si se comparara la Arquitectura del Microprocesador 80386 con la del 80436 no se encontrarn
diferencias..................................................................................................................................................17
13.
14.
I7
Explique por medio de un diagrama en bloque los componentes de un microprocesador Intel core
18
15.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.
31.
32.
33.
34.
35.
36.
Intel
8008 Diseado para utilizarlo en terminales informticas, continuaba siendo formato DIP
y se basaba en la tecnologa PMOS, pero casi duplicaba la velocidad del anterior con
sus 200 Kilohercios (KHz)
8080 Era de 8 bits que se utilizara como cerebro para la Altair 8800, considerada por
(1974)
muchos como la primera PC de la historia; su velocidad 2 MHz
Intel 8086 El procesador de la primera PC. Tena 29000 transistores y capacidad para gestionar
(1978)
1MB de memoria. Apareci en versiones 5,6,8 y 10 MHz
Intel 8088 Idntico al 8086, pero con capacidad para gestionar mas memoria y convivir con el
(1979)
8087, el coprocesador matemtico.
Intel 80186 Nunca se monto en PC, pero hasta los 90 dio muy buenos resultados en robots, llego
(1980)
a tener versiones de 25 MHz
Intel 80286 El primer procesador de 16 Bits. Tena 134.000 transistores, 16 MB y era multitarea.
o 286 (1982) IBM lo utilizo en la primera evolucin de su PC, la PC/AT.
Intel 80386 Procesadores de 32 bits, Modo protegido, es compatible con el 286 y fue llamado
o 386 (1985) modo Nativo, Registros internos de 32 bits.
Intel
486 Da el primer salto histrico en densidad de transistores al superar el milln
(1989)
Intel
Pentium
(1993)
Pentium
(1997)
Pentium
Xeon (1998)
para servidores.
Pentium III Manteniendo los 32 Bits, Intel introduce todo su saber para impulsar el rendimiento.
(1999)
Pentium
Parte de los 450 MHz e inicia la carrera hacia los 1000 MHz.
4 Consciente de la ventaja de AMD Intel trabaja y adelanta la nueva generacin para
(2000)
Xeon (2001)
ItaniumT
(2001)
Itanium T 2
Evolucin del anterior con mejoras en la gestin interna. Pensado para servidores
(2002)
Pentium
Centrino
(2003)
2005
2006
2007
2008
Intel Pentium D, Intel Extreme Edition con hyper threading, Intel Core Duo.
Intel Core 2 Duo, Intel Core 2 Extreme.
Intel Core 2 Quad.
Procesadores Intel Core i7.
Caractersticas:
Los ocho registros de propsito general de 32 bits mantienen datos y direcciones. Estos registros
soportan operandos de 1, 8, 16, 32 y 64 bits y campos de bits de 1 a 32 bits. Soportan operandos
de direcciones de 16 y de 32 bits. Los nombres simblicos
son: EAX, EBX, ECX, EDX, ESI, EDI, EBP y ESP. Los 16 bits menos significativos se pueden
acceder separadamente. Esto se hace usando los nombres AX, BX, CX, DX, SI, DI, BP y SP, que
se utilizan de la misma manera que en los procesadores previos. Al igual que en el 80286 y
anteriores, AX se divide en AH y AL, BX se divide en BH y BL, CX se divide
en CH y CL y DX se divide en DH y DL.
Puntero de instrucciones:
Caractersticas:
El puntero de instrucciones es un registro de 32 bits llamado EIP, el cual mantiene el offset de la
prxima instruccin a ejecutar. El offset siempre es relativo a la base del segmento de cdigo
(CS). Los 16 bits menos significativos de EIP conforman el puntero de instrucciones de 16
bits llamado IP, que se utiliza para direccionamiento de 16 bits.
Registro de indicadores:
Caractersticas:
Es un registro de 32 bits llamado EFlags. Los bits definidos y campos de bits controlan ciertas
operaciones e indican el estado del 80386. Los 16 bits menos significativos (bits 15-0) llevan el
nombre de Flags, que es ms til cuando se ejecuta cdigo de 8086 y 80286.
Registros de segmento:
Caractersticas:
Son seis registros de 16 bits que mantienen valores de selectores de segmentos identificando los
segmentos que se pueden direccionar. Los seis segmentos direccionables en cualquier momento
se definen mediante los registros de segmento CS, DS, ES, FS, GS, SS.
Registros de control:
Caractersticas:
Tiene tres registros de control de 32 bits, llamados CR0, CR2 y CR3, para mantener el estado de
la mquina de naturaleza global (no el especfico de una tarea determinada). Estos registros, junto
con los registros de direcciones del sistema, mantienen el estado de la mquina que afecta a todas
las tareas en el sistema.
Registros de direcciones del sistema:
Caractersticas:
Cuatro registros especiales se definen en el modelo de proteccin del 80286/80386 para
referenciar tablas o segmentos. Estos ltimos son:
Registros de depuracin:
Caractersticas:
1) El cdigo de operacin de punto de parada INT 3 (0CCh).
2) La capacidad de ejecucin paso a paso que provee el indicador TF.
Los seis registros de depuracin de 32 bits accesibles al programador, proveen soporte para
depuracin (debugging) por hardware.
Registros de test:
Caractersticas:
Se utilizan dos registros para verificar el funcionamiento del RAM/CAM (Content Addressable
Memory) en el buffer de conversin por bsqueda (TLB) de la unidad de paginado del
80386. TR6 es el registro de comando del test, mientras que TR7 es el registro de datos que
contiene el dato proveniente del TLB. ElTLB guarda las entradas de tabla de pgina de uso ms
reciente en un cach que se incluye en el chip, para reducir los accesos a las tablas de pginas
basadas en RAM.
1.
Unidad de ejecucin: Incluye los registros de uso general de 32 bits, la unidad lgicomatemtica y un barrel shifter de 64 bits. La unidad de ejecucin est mejorada con lo que se
necesita un slo ciclo de reloj para las instrucciones ms frecuentes.
2.
3.
(TLB). Los ltimos modelos (DX4, algunos DX2) soportan pginas de 4MB aparte de las de
4KB del 80386.
4.
Unidad de cach: La evolucin de las memorias hizo que el tiempo de acceso de las
mismas decrecieran lentamente, mientras que la velocidad de los microprocesadores
aumentaba exponencialmente. Por lo tanto, el acceso a memoria representaba el cuello de
botella. La idea del cach es tener una memoria relativamente pequea con la velocidad del
microprocesador. La mayora del cdigo que se ejecuta lo hace dentro de ciclos, con lo que,
si se tiene el ciclo completo dentro del cach, no sera necesario acceder a la memoria
externa. Con los datos pasa algo similar: tambin ocurre un efecto de localidad. El cach se
carga rpidamente mediante un proceso conocido como "rfaga", con el que se pueden
transferir cuatro bytes por ciclo de reloj. Ms abajo se da informacin ms detallada de esta
unidad.
5.
Interfaz con el bus: Incluye los manejadores del bus de direcciones (con salidas de A31A2 y BE0# a BE3# (mediante esto ltimo cada byte del bus de datos se habilita por
separado)), bus de datos de 32 bits y bus de control.
6.
7.
Unidad de punto flotante: Incluye ocho registros de punto flotante de 80 bits y la lgica
necesaria para realizar operaciones bsicas, raz cuadrada y trascendentes de punto flotante.
Es tres o cuatro veces ms rpido que un 386DX y 387DX a la misma frecuencia de reloj.
Esta unidad no est incluida en el modelo 486SX.
Etapa IFU2: Esta unidad lleva a cabo dos operaciones en paralelo. IFU2 examina los bytes para
determinar los lmites de las instrucciones.
Etapa IFU3: Para comprender el funcionamiento de esta etapa, es necesario describir la primera
etapa de la unidad de decodificacin de instrucciones, ID1. Esta etapa es capaz de manejar tres
instrucciones en paralelo. ID1 traduce cada instruccin en de una a cuatro microoperaciones cada
una de 118 bits. ID1 contiene tres decodificadores. El primero de ellos puede manejar
instrucciones que se traduzcan hasta en cuatro microoperaciones. El segundo y el tercer
decodificador manejan instrucciones sencillas que correspondan a una nica microoperacin.
La salida de ID1 o MIS se introduce en la segunda etapa de decodificacin, ID2, es un bloque de
hasta seis microoperaciones a la vez. En este punto, hay una segunda ocasin para predecir saltos.
Las microoperaciones encoladas en ID2 pasan a travs de una fase de renombramiento de registro
(RAT, register allocator). El RAT transforma las referencias a l o 16 registros de la arquitectura.
Despus el RAT introduce las microoperaciones revisadas al buffer de reordenacin (ROB,
reorder buffer). Las microoperaciones entran al ROB en orden; despus son enviadas desde el
ROB a la unidad de envo/ejecucin sin orden.
10. Explicar por medio de un diagrama en bloque la Unidad de Envo/ Ejecucin del
Procesador Pentium II.
R= En el 80486 casi la mitad de las instrucciones son ejecutadas en un perodo de reloj, en vez de
los dos perodos que necesita el 80386 para ejecutar instrucciones similares.
muy bien los juegos pero se destacan en datos, codificacin de video, winrar, mquinas virtuales,
etc.
La computadora se dura 15 segundos en abrir un programa, o 45 segundos en iniciar Windows.
En cambio con AMD son: 1-5 segundos para abrir un programa 8-20 segundos para iniciar
Windows.
16. Explique la arquitectura bsica del microprocesador Intel Atom.
R=
La arquitectura es completamente nueva, diseada especficamente para dispositivos pequeos y
para ofrecer un bajo consumo de energa, conservando total compatibilidad con el conjunto de
instrucciones Intel Core2 Duo Por otra parte, el reducido tamao del chip, que mide menos de
25 mm, lo que lo convierte en el procesador ms pequeo y de ms bajo consumo de energa.
clave.
Pipeline dual, para posibilitar la decodificacin, expedicin y ejecucin de dos instrucciones
por ciclo.
Lgica avanzada de Stack Pointer, para mejorar la eficiencia en llamadas y retornos a rutinas.
Integer execution cluster; Dos ALUs y desplazadores, separados en los dos pipelines
existentes.
FP/SIMD execution cluster; Bloque para la ejecucin de instrucciones en coma flotante,
Ilustracin
R= Es el registro que contiene la direccin de memoria desde donde hay que leer la instruccin
en curso, tras la ejecucin el registro se incrementa para continuar con la siguiente, o se sustituye
su valor por otro si se ha de ejecutar un salto o una llamada a subrutina. En el momento de
conectar el ordenador, la seal de RESET pone este registro a "cero", por lo que la ejecucin
comienza desde la primera direccin de memoria.
R=
Registros de segmento.
Puntero de instrucciones
Banderas.
Registros de control
R= La seal clock CLK2 provee la temporizacin para el 80386. Se divide por dos internamente
para generar el reloj interno del microprocesador que se utiliza para la ejecucin de las
instrucciones. El reloj interno posee dos fases: "fase uno" y "fase dos". Cada perodo de CLK2 es
una fase del reloj interno. Si se desea, la fase del reloj interno se puede sincronizar a una fase
conocida aplicando la seal de RESET con los tiempos que se indican en el manual del circuito
integrado. El terminal correspondiente es el F12.
La memoria cach es una clase de memoria RAM esttica (SRAM) de acceso aleatorio y
alta velocidad, situada entre el CPU y la RAM; se presenta de forma temporal y automtica con
lo que proporciona acceso rpido a los datos de uso frecuente.
La ubicacin de la cach entre el procesador y la RAM, hace que sea suficientemente rpida para
almacenar y transmitir los datos que el microprocesador necesita recibir casi instantneamente.
La memoria cach es 5 6 veces ms rpida que la DRAM (RAM dinmica), por eso su
capacidad es mucho menor.
La utilizacin de la memoria cach se describe a continuacin:
Acelerar el procesamiento de las instrucciones de memoria en la CPU.
Las computadoras tienden a utilizar las mismas instrucciones y (en menor medida), los mismos
datos repetidamente, por ello la cach contiene las instrucciones ms utilizadas.
27. Explicar el funcionamiento de la Unidad de Punto flotante.
R= Incluye ocho registros de punto flotante de 80 bits y la lgica necesaria para realizar
operaciones bsicas Su funcin principal es realizar las operaciones bsicas que toda FPU puede
realizar como son la suma, la multiplicacin, y la divisin, si bien algunos sistemas ms
complejos que son capaces tambin de realizar como los
clculos trigonomtricos o exponenciales.
R= Se ha reconstruido por completo la unidad de punto flotante (FPU), a partir de la de los 386 y
486 y ahora tiene algunas de las caractersticas de los RISC. Hay ocho etapas de va y las cinco
primeras se comparten con la unidad de enteros. La unidad cumple con la norma IEEE-754, usa
algoritmos ms rpidos y aprovecha la arquitectura con vas para lograr mejoras de rendimiento
de entre 4 y 10 veces, dependiendo de la optimizacin del compilador.
29. Para qu tipo de Aplicaciones estn diseadas especficamente las instrucciones
MMX.
R= Este conjunto de instrucciones est orientado a programacin multimedia.
+3000H =
Acarreo
Si los dos nmeros representaban intensidad de imagen, el resultado de la suma hace que la
combinacin de zonas sombreadas oscuras aparezca como ms clara. Esto no es lo que se
pretende normalmente. Mediante la aritmtica con saturacin, cuando la suma produce un
desbordamiento, o la resta produce un desbordamiento negativo, el resultado se fija
respectivamente al mayor o al menor valor representable. Para el ejemplo dado, la aritmtica con
saturacin dara como resultado:
F000H =
+3000H =
Acarreo
El resto de los modos sirve para localizar un operando en memoria. Para facilitar la explicacin
de estos modos, se pueden resumir de la siguiente manera: Deben sumarse cuatro cantidades:
direccin de segmento
direccin base
una cantidad ndice
un desplazamiento.
Pic 16f84
Oscilador de 4 Mhz
2 capacirores de 25 Pf
8 led
Programar el circuito para que haga un barrido de lateral izquierdo al lateral derecho, flashee
3 veces y comience del lateral derecho al lateral izquierdo.
Pic 16f84
Oscilador de 4 Mhz
2 capacirores de 25 Pf
21 led
Realizar un dsiplay de 7 segmentos en ctodo comn, cada segmento estar
compuesto por 3 led
Programar el circuito para que presente el nmero 4 y el numero 2