Eletrnica 1 - Prova 3

Professor: Jos Edil Guimares de Medeiros

Nome: ________________________________________________________
Matrcula: __________________ Turma: ______ Data: _________________
Esta avaliao possui um total de 4 (quatro) questes totalizando o valor
total de 10,0 (dez) pontos.
A prova deve ser respondida pelo aluno de forma individual e sem consulta
a materiais de apoio como anotaes ou livros. Ser atribuda nota zero (0,0)
ao aluno que for flagrado consultando pessoas ou materiais no autorizados.
permitido o uso de calculadora. A correo das questes resolvidas a
lpis no poder ser questionada pelo aluno no ato da reviso de prova.
No so permitidas trocas de materiais (calculadoras, borrachas, canetas,
etc.) entre os alunos.
A interpretao das questes faz parte da avaliao da prova.
Justifique suas respostas. Deixe claro como voc chegou a determinada
concluso.
Modelo de pequenos sinais para o transistor MOS operando na saturao:
G
+
vGS

gm vGS
r0

gm =
r0 =

2ID
VGS VT

1
ID

Corrente no transistor MOS operando na regio de triodo:

W
1
2
VDS < VGS VT > 0
I D = KN
(VGS VT )VDS VDS
L
2
Corrente no transistor MOS operando na saturao:
1
W
2
I D = KN
(VGS VT )
VDS > VGS VT > 0
2
L
Para circuitos com transistores MOS, despreze o efeito de corpo.
Resistncia de canal de um transistor operando na regio de triodo:
RON =

1
KW
L

(VGS VT )

Atraso de uma porta inversora de referncia:

P HL = P LH = 1, 2RON CL
Teoremas de DeMorgan:

AB = A + B

A + B = AB

Questo 1 (3,0 pontos): A seguir mostrada uma netlist SPICE onde os

nmeros seguidos por # apenas indicam o nmero da linha no arquivo de
texto. Responda os itens a seguir sabendo que a descrio de um MOSFET
na linguagem do SPICE dada por "MXX NDreno NPorta NFonte NSubstrato
Modelo".
1#

Inversor pseudo-nmos

2#
3#

M1
M2

Vout Vin
Vout 0

0
0
Vddd Vddd

4#
5#

V1
Vdd

Vin 0
Vddd 0

dc 0
dc 2.5

6#
7#
8#

.model
.model
.end

mynmos
mypmos

mynmos w=30 l=2

mypmos w=15 l=2

nmos (kp=150u, vto=0,5)

pmos (kp=60u, vt0=-0.5)

a) (0,5 ponto) Desenhe o esquemtico do circuito a partir da netlist

fornecida.
a) (0,5 ponto) Se for utilizado o comando .OP, qual ser o valor da
corrente que entra pelo dreno do transistor M1?
b) (0,5 ponto) Se for utilizado o comando .OP, qual ser o valor de tenso
do n Vout?
c) (0,5 ponto) Se voc desejar alterar o valor da tenso de entrada para
2,5V, que alterao deve ser realizada na netlist?
d) (0,5 ponto) Considerando a alterao realizada no item anterior, qual
ser o valor da corrente que entra pelo dreno do transistor M1 se voc utilizar
o comando .OP? (Dica: comece supondo que o transistor NMOS opera em
triodo e que o transistor PMOS opera na saturao. Confirme estas
suposies.)
d) (0,5 ponto) Se for utilizado o comando .OP, qual ser o valor de tenso
do n Vout considerando a alterao pedida no item d?

Questo 2 (2,0 pontos): A Figura 2 mostra um inversor CMOS ligado a uma

carga capacitiva CL = 1.2pF . Utilizando os mesmos parmetros dos
transistores da questo anterior calcule o que se pede nos itens a seguir. Se
necessrio, utilize = 0.01V 1.
VDD
M2
Vout

Vin
M1

CL

Figura 1

a) (0,75 ponto) Calcule a relao W/L para o transistor NMOS de modo

que o tempo de propagao da porta lgica seja P = 3ns. Considere que
P HL = P LH.
b) (0,75 ponto) Calcule a relao W/L para o transistor NPMOS de modo
que o tempo de propagao da porta lgica seja P = 3ns. Considere que
P HL = P LH.
c) (0,5 ponto) Utilizando o valor mnimo de 0, 6m para o comprimento de
canal L, calcule as larguras W para os transistores NMOS e PMOS.

Questo 3 (2,5 pontos): A Figura 3 mostra uma porta lgica implementada

em um tecnologia CMOS.
VDD

VDD

Y
A
B
C
D

pull-down

Figura 2

a) (1,0 ponto) Qual a funo lgica implementada pela porta lgica?

Escreva sua resposta na forma de produto de somas.
b) (1,0 ponto) Projete a topologia da rede de pull-down utilizando
transistores NMOS.
c) (0,5 pontos) Desenhe a porta lgica completa com base na resposta dos
itens anteriores.

Questo 4 (2,5 pontos): Baseado no inversor da questo 2 e utilizando a

mesma carga capacitiva e os mesmos parmetros para os transistores,
calcule os itens a seguir.
a) (0,5 ponto) Para a porta lgica mostrada na Figura 3, o pior caso para o

atraso P LH acontecer com o conjunto de entradas ABCD

. Imaginando que
cada transistor que conduz se comporta como um resistor, explique porque o
conjunto de entradas citado dar origem ao pior caso do atraso. Compare
e AB
C D
.
este conjunto de entradas com os conjuntos de entradas AB C D
b) (1,0 ponto) Dimensione os transistores PMOS de modo que o atraso
mximo da porta lgica seja metade do atraso do inversor da questo 2.
b) (1,0 ponto) Dimensione os transistores NMOS de modo que o atraso
mximo da porta lgica seja metade do atraso do inversor da questo 2.