DEPARTAMENTO DE AUTOMATICA

Arquitectura e Ingeniera de Computadores

Ingeniera Informatica
Tema 4

Arquitecturas paralelas
Problemas
1. Se tiene un sistema de dos procesadores con memoria compartida y caches privadas de postescritura como muestra la figura 1. Cada cache tiene cuatro bloques y la memoria compartida
esta dividida en ocho bloques.
P0

P1

memoria

Figura 1: Sistema de dos procesadores

Todo el sistema esta controlado por un u nico reloj y la coherencia de las caches se asegura por
un protocolo snoopy de tres estados en cada bloque (M, S, I).
El procesador 0 tiene prioridad sobre el 1 en todos los conflictos. Todas las operaciones se
realizan en un ciclo, excepto cuando se produce un fallo de cache en lectura o escritura, en
cuyo caso se necesita un ciclo de carga del bloque en cache y un segundo ciclo desde el
procesador a la cache para la lectura o escritura del dato; en ninguno de los dos ciclos el otro
procesador puede usar el bus.
a) Dibujar la asignacion de bloques de memoria principal a cache en una estructura de
asignacion directa y en una estructura asociativa por conjuntos, de dos conjuntos.
b) Supongase que, inicialmente, las caches estan vacas y que se realizan accesos (la letra
negrita indica escritura; el resto, lectura) a los siguientes bloques de memoria por parte
de cada procesador:
P0
P1

0
2

0
2

0
0

1
0

1
7

4
5

3
5

3
5

5
7

5
7

5
0

Representar la evolucion de la ejecucion en cada procesador manifestando el estado de los

bloques de cache para una cache de acceso directo. El comienzo es simultaneo en los dos
procesadores. Supongase que las actualizaciones de bloques, cuando se hace referencia a
ellos por parte del otro procesador, se realizan automaticamente y sin perdida de tiempo.
2. Se tiene un sistema de tres procesadores con memoria compartida y caches privadas de postescritura como muestra la figura 2. Cada cache tiene cuatro bloques y la memoria compartida
esta dividida en ocho bloques.
P0

P1

P2

memoria

Figura 2: Sistema de tres procesadores

Todo el sistema esta controlado por un u nico reloj y la coherencia de las caches se asegura por
un protocolo snoopy de tres estados en cada bloque (M, S, I).
El procesador 0 tiene prioridad sobre el 1 y e ste sobre el 2 en todos los conflictos. Todas las
operaciones se realizan en un ciclo, excepto cuando se produce un fallo de cach e en lectura o
escritura, en cuyo caso se necesita un ciclo de carga del bloque en cache y un segundo ciclo
desde el procesador a la cache para la lectura o escritura del dato; en ninguno de los dos ciclos
los otros procesadores pueden usar el bus.
Supongase que, inicialmente, las caches estan vacas y que se realizan accesos (la letra negrita indica escritura; el resto, lectura) a los siguientes bloques de memoria por parte de cada
procesador:
P0
P1
P2

0
7
6

0
7
6

1
3
5

7
3
0

5
5
0

3
3
0

Representar la evolucion de la ejecucion en cada procesador manifestando el estado de los

bloques de cache para una cache de acceso directo. El comienzo es simultaneo en los tres
procesadores. Supongase que las actualizaciones de bloques, cuando se hace referencia a ellos
por parte del otro procesador, se realizan automaticamente y sin perdida de tiempo.