Circuitos Electrnicos

Integrados
Sesin n8

Circuitos Integrados digitales

Circuitos Secuenciales
Copyright diciembre de 2014 por TECSUP

OBJETIVOS:
Reconocer los diferentes tipos de circuitos secuenciales .
Construir circuitos con biestables..

Comprender el funcionamiento de las tablas logicas de

los biestables.

Introduccin
A diferencia de los sistemas combinacionales, en los
sistemas secuenciales, los valores de las salidas, en un
momento dado, no dependen exclusivamente de los valores
de las entradas en dicho momento, sino tambin dependen
del estado anterior o estado interno. El sistema secuencial
ms simple es el biestable, de los cuales, el de tipo D (o
cerrojo) es el ms utilizado actualmente.
La mayora de los sistemas secuenciales estn gobernados
por seales de reloj. A stos se los denomina "sncronos" o
"sincrnicos", a diferencia de los "asncronos" o
"asincrnicos" que son aquellos que no son controlados por
seales de reloj.

CIRCUITO SECUENCIAL:
la salida depende en cada instante no slo del valor de
las entradas sino tambin de los estados anteriores
del circuito
ET
QT-T

CIRCUITO
COMBINACIONAL

ST=f(ET,QT-T)
QT

Variables de
estado interno

MEMORIA
ESTADO:
Unidad bsica de memoria:
biestables

Conjunto de variables binarias, finito,

que en cualquier momento contienen la
informacin
precisa
acerca
del
pasado, necesarias para explicar el
funcionamiento del circuito

Estado:
Conjunto de variables binarias, finito, que en cualquier
momento contienen la informacin precisa acerca del
pasado, necesarias para explicar el funcionamiento del
circuito

Es preciso tener en cuenta los tiempos de retardo de

puertas y biestables dado que entran varias variables en
juego.
A
B

La seal D puede influir en

la generacin de A y/o B

C
B

PUEDE SER NECESARIO SINCRONIZAR, PARA EVITAR POSIBLES

ERRORES EN LA LECTURA DE LAS VARIABLES

COMO ?

CLK

CIRCUITOS
SECUENCIALES

SINCRONOS:
-FLANCO
-NIVEL

ASINCRONOS

Caracteristicas de los circuitos

Bsicos secuenciales Biestables
Elementos bsicos de memoria.
ASINCRONOS .
Sncronos.
Disponibles en TTL y CMOS.
Almacenan el estado de los circuitos secuenciales (sntesis
de secuenciales con Biestables).

RS
R

Qt
A B
0
0
1
1

0
1
0
1

R S

1
0
0
0

Qt

0
0

Qt

R
1
S

Qt

RS
R

Qt
A B
0
0
1
1

1
0
1

0
1
0
1

R S

Qt

1
0
0
0

RS
R

Qt
A B
0
0
1
1

0
1
0
1

R S

Qt

1
0
0
0

1
0
0

1
0
0

Conclusin :
Siempre que tengamos un 1, podemos
saber la salida de alguna de las puertas
NOR, con lo que podemos deducir el resto

RS
CIRCUITOS SECUENCIALES BSICOS: BIESTABLE RS
R

Qt
A B
0
0
1
1

S
0
1
0
1

1
0
0
0

R S
0

Qt
0

1
0
0

0
1
0
0

DOS CASOS POSIBLES:

Qt=1 => Qt=0
Qt=0
Qt=1

0
1
CONCLUSION:
NO SE SABE A PRIORI,
DEPENDE DEL ESTADO ANTERIOR

RS
R

Qt
A B
0
0
1
1

1 0

0
1
0
1

1
0
0
0

R S
0

Qt
0

1
0
0

0
1

DEBEMOS DE SABER CUAL HA SIDO

LA SALIDA (ENTRADA) ANTERIOR
PARA PODER FIJAR EL VALOR DE LA
SALIDA ACTUAL

RS
R

Qt
A B
0
0
1
1

S
0
1
0
1

1
0
0
0

R S
0

Qt + t
0

Qt

1
0
0

0
1

0
1
0

DEBEMOS DE SABER CUAL HA SIDO

LA SALIDA (ENTRADA) ANTERIOR
PARA PODER FIJAR EL VALOR DE LA
SALIDA ACTUAL:
UNIDAD BASICA DE MEMORIA

RS
CIRCUITOS SECUENCIALES BSICOS: BIESTABLE RS
METAESTABILIDAD
R
A B

0
0
1
1

S
0
1
0
1

1
0
0
0

R S
0

Qt + t
0

Qt

UNA PUERTA NOR CON UN CERO

EN SU ENTRADA ES UN
INVERSOR
CIRCUITO EQUIVALENTE ANTE R=S=0

Es preciso tener en cuenta que las seales que van a a ir a un

circuito secuencial proceden de puertas, de otros circuitos
combinacionales,incluso del mismo circuito secuencial; por tanto no
vamos a tener las seales con el valor definitivo en el mismo
instante de tiempo

A
B

Circuito
secuencial

El objetivo del reloj es

esperar por el mas
lento, de forma que
las seales se lean
cuando TODAS esten
actualizadas
Transitorios

RS Trigeger edge
Ejemplo de sincronizacin del biestable RS: Trigger-Edge

CLK

R
S

Este circuito pretende que las

entradas del biestable RS sean
cero salvo breves instantes de
tiempo, en los que las puertas
AND dejan pasar la informacin
a las entradas RS

CLK
CLK

estructura
propicia para la
metaestabilidad!

SINCRONIZACION POR NIVEL: ESTRUCTURA MASTER-SLAVE

R
R

S
MASTER

CLK

SLAVE

CLK

El maestro se abre durante el semiciclo positivo; el esclavo durante el

negativo. Mientras uno se actualiza, el otro est cerrado

Ejemplo de aplicacin
de biestable RS
Se desea realizar el circuito de mando de una lmpara de incandescedncia,
mediante dos pulsadores. Si se pulsa ON, se debe de encender la lmpara (un
1 en L), y debe de PERMANECER encendida cuando se deje de pulsar ON.
Hasta que no se pulse OFF, L=1. Si se pulsa OFF se debe de apagar la
bombilla (L=0) y debe PERMANECER apagada cuando se deje de pulsar OFF

ON
OFF

Ejercicio
Se desea realizar el control de nivel de agua de forma que el nivel se mantenga entre
3 y 6 m. Para ello, se dispone de 8 sensores separados un metro entre si, de forma
que suministran un 1 cuando el liquido los baa completamente. Cuando el nivel
de agua cae por debajo de 3, se debe de accionar la bomba (b=1) y debe
desactivarse cuando suba por encima de 6.Se debe tener en cuenta que el cuarto de
mquinas est en un recinto cerrado y que si alguien accede al mismo (Puerta=1), se
debe de parar el funcionamiento de la bomba, por razones de seguridad. El
funcionamiento se debe de reiniciar cuando la puerta se cierre. Adems se desea
visualizar el nivel de agua en el depsito en un display de siete segmentos.

Sistema a
disear
8
7
6
5
4
3
2
1

bomba

Biestables

FLIP-FLOPS.
Un flip-flop es un elemento de memoria digital, aunque en
otro contexto puede interpretarse como cualquier cosa que
tenga dos estados, arriba abajo, derecha - izquierda, etc.
Para nosotros es un circuito electrnico y digital que sirve
para recordar el estado (uno o cero lgico) en el que se
encontraba una seal en determinado tiempo.

La salida de un flip-flop se le llama Q.

Por la forma en que se construyen, en todos los flip flops,
se cuenta tambin con el complemento de Q (Q) pero la
salida oficial del flip flop es Q.
21

Un flip flop es un circuito combinacional con retroalimentacin.

El efecto de memoria se consigue porque la salida es una de
sus propias entradas.

Biestables

Asncronos
- Biestable
Sncronos
- Biestable
- Biestable
- Biestable
- Biestable

RS
D
LATCH
JK
T

Biestable RS asncrono

S (SET): pone a 1

R (RESET): pone a 0

Tabla de verdad para R y S activas por nivel alto

S R QT+T
0 0 QT
0 1
0
1 0
1
1 1 0/1

0: borrado prioritario
1: inscripcin prioritaria

Biestable RS sncrono
Circuito de sincronizacin por nivel:
Si CLK=1 la entrada pasa
Si CLK=0 la entrada no pasa
Preset

CLK

SS
RS

S
R

Entradas asncronas:
Actuan instantaneamente
PRESET(pone a 1)
CLEAR (pone a 0)
Q
Q

Clear
Entradas sncronas:
Actan cuando lo permite la seal de reloj
SET (pone a 1)
RESET (pone a 0)

Otros circuitos de sincronizacin

SS

CLK

sin

RS

S
R

SS

sin

CLK

RS

CLK

CLK

CLK

CLK

sin

sin

Pequeos pulsos de nivel

alto coincidiendo con el
flanco de subida de CLK
CLK

S
R

Pequeos pulsos de nivel

alto coincidiendo con el
flanco de bajada de CLK
CLK

S
2

2
Tabla de verdad de una NAND
B
A
F
0
0
0
0
1
0
1
0
0
1
1
1
Tabla de verdad de una NOR
B
A
F
0
0
0
0
1
1
1
0
1
1
1
1

Smbolo de
Un S-R
Construido con
NORs

S
1
0
1
0

Tabla de verdad de un SR con NAND

R
Q
Q
0
0
1
1
1
0
1
Q
Q
0
Estado no vlido

S
1
0
0
1

Tabla de verdad de un SR con NOR

R
Q
Q
0
1
0
1
0
1
0
Q
Q
1
Estado no vlido

26

En el S-R construido con NANDs, el estado activo es

cuando la seal pasa a cero.
Ntense en el smbolo los crculos en las entradas S y R

27

Q
R

1
Q

Diagrama de estados de un
S-R implementado con NORs
(S y R activos en 1).

S
2

S
t
R
t
Q
t

Q
t
t=0

28

1
Q

LE
Q
S

Circuito de un clocked S-R y su diagrama de tiempos).

S

Reloj
t

Q
t
t=0

29

Biestable JK
Biestable SNCRONO POR FLANCO
Entradas asnronas Preset y Clear
J: equivalente a SS
K: equivalente a RS
Resuelve la indeterminacin ante dos entradas sncronas activas
Pr

CLK

Q
Clr

J
0
0
1
1

K QT+T
0 QT
1
0
0
1
1
QT

FLIP-FLOP TIPO J-K.

Cuenta con tres entradas, J, K y reloj, y dos salidas Q y Q.

Tiene dos secciones formadas por latches del tipo S-R

construidos con NANDs y cuatro compuertas NAND
Al S-R ms cercano a la entrada le llaman MASTER y al
ms cercano a la salida SLAVE (esclavo), esto se debe a
que realmente el slave sigue la informacin que tiene el
master.

S
S

Master
K

R
R

Slave
4

Qn+1

31

CLK

Master

Qn

Qn+1

Q
Qn+1

Slave
R

El circuito de arriba se reduce al

diagrama esquemtico de abajo. Se
trata de un circuito secuencial.

Qn
Qn+1

J
K

CL

32

CLK

Master

Slave
4

Qn+1

Fila 1 J=0, K=0, Qn=0

J

Qn

Qn+1

Dado que una de las entradas de las NAND 1 y 2 es

cero (J y K), a la salida tenemos un uno
independientemente de Q y de CL.
As pues, si el reloj cambia, la salida Qn+1=Qn.
Fila 2 J=0, K=0, Qn=1
Dado que una de las entradas de las NAND 1 y 2
es cero (J y K), a la salida tenemos un uno
independientemente de Q y de CL.
As pues, si el reloj cambia, la salida Qn+1=Qn.

CLK

Master

Slave
4

Qn+1

Fila 3 J=0, K=1, Qn=0

J

Qn

Qn+1

Dado que una de las entradas de las NAND 1 y 2 es cero

(J y Q), a la salida tenemos un uno independientemente
de Q y de CL.
As pues, si el reloj cambia, la salida Qn+1=Qn.

Fila 4 J=0, K=1, Qn=1

Dado que una de las entradas de las NAND 1 es cero
(J), a la salida tenemos un uno. independientemente
de Q y de CL.
Cuando el reloj cambie a 1, en la compuerta 2 habr 3
unos haciendo que R del Master tenga un cero y su Q
deber quedar en uno.

CLK

Master

Slave
4

Qn+1

Fila 4 J=0, K=1, Qn=1

J

Qn

Qn+1

Dado que una de las entradas de las NAND 1 es cero

(J), a la salida tenemos un uno. independientemente
de Q y de CL.
Cuando el reloj cambie a 1, en la compuerta 2 habr
3 unos haciendo que R del Master tenga un cero y su
Q deber quedar en uno.
A la entrada de las compuertas 3 y 4 hay ceros as
que sus salidas son unos.
Si el reloj cambia a cero, la salida de la NAND 4
pasar a cero haciendo que Qn+1 pase a cero.
35

CLK

Master

Qn

Qn+1

Slave
4

Qn+1

Fila 4 J=0, K=1, Qn=1

As pues, para J=0, K=1, Qn=1 cuando el reloj
cambie de cero a uno y regrese a cero Q habr
cambiado de estado.
La salida Qn+1 = Qn.

36

CLK

Master

Qn

Qn+1

Q
Qn+1

Slave

De la misma forma se pueden analizar las otras

4 posibilidades.
Del mapa de Karnaugh Se deduce la ecuacin
KJ
Qn

0
1

0
0
1

1
1
1

11
1
0

10
0
0

Qn+1 = JQn + KQn

37

CLK

CLK

CLR

Smbolos de un JK sencillo y uno con Preset y Clear

38

Biestable D
La salida sigue a la entrada (la mantiene durante un pulso de reloj)
Pr

D Q+
0 0
1 1

CLK

Q
Q

CLK
D
Q

Clr

D
A partir de un JK

CLK

Q
Reloj
Q

Dato

Flip Flop tipo D

40

Reloj

Dato

Esta es una forma de construir un flip flop tipo D.

Para analizar su comportamiento supongamos que Q es
uno y Q es cero y analicemos todas las lneas de conexin.
Usaremos el rojo para indicar un uno lgico
y el azul para un cero.
41

Reloj

Dato

Para que Q sea cero las dos entradas de la NAND deben

ser uno. Se han dibujado los estados lgicos de las lneas
que hacen que se cumpla que Q sea uno y Q cero.

Las dems lneas dependen del estado del reloj y del dato.
42

Reloj

Dato

Continuemos el anlisis.
Veamos que pasa si el reloj es cero.

En las entradas a las dos NANDs tenemos un cero dando

por consecuencia que a su salida haya un uno.
43

Reloj = 0, Q no cambia
aunque D cambie
Q

Reloj

Dato

Mientras el reloj est en 0, podemos deducir que Q no va a

cambiar, independientemente de lo que haya en D porque
mientras el reloj sea 0 el dato no pasa por las NANDs.
44

Reloj = 0, Q no cambia
aunque D cambie
Q

Reloj

Dato

Si el dato es uno el dibujo se vera as:

Reloj

Dato

45

Reloj = 0 Q no cambia

Cero
Q

Reloj

Dato

Si el dato es uno 1 y el reloj cambia de cero a uno habr slo

un cambio en los estados de todas las lneas: la lnea morada
pasar a cero, pero dado que en las NANDs en la que llega
esta lnea hay un cero, las salidas de esas 3 NANDs no
cambian.
Por tanto, si el reloj baja a cero, estando D en uno, Q no
cambia.

46

Reloj = 0 Q no cambia
Q
Reloj
Dibujo donde D=1 Y CL=0

Dato

Cero

Cambia de
uno a cero
Q

Reloj

Dato

El cambio de cero a 1 del reloj hace que la lnea morada pase a cero. En
todas las NANDs en la que llega esta lnea hay un cero. Si Clk baja a cero
se obtienen las mismas salidas que la figura de arriba, Q no cambia.
47

Reloj

Dato

Resumen:
Si Q est en uno y el reloj est en cero: D puede cambiar y
no pasa nada.

48

Reloj

Dato

Qu pasa si cambiamos el
reloj de cero a uno cuando
D est en cero?
49

Reloj

Dato

1. Tres unos
Q
Reloj

Dato

50

1. Tres unos
Q
Reloj
Q

Dato

2. Cambia a cero

3. Cambia a
uno.

51

4. Dos unos

5. Cambia a cero

1. Tres unos
Q
Reloj
Q

Dato

2. Cambia a cero

3. Cambia a
uno.

Y se estabiliza as. Q pas de uno a cero

en unos nanosegundos.
52

Reloj

Dato

Qu pasa si ahora, si mientras el

reloj est en uno, D cambia a uno?
No pasa nada porque en la entrada de la NAND hay un
cero, as que la salida seguir en uno.

Qu pasa si el reloj cambia a cero

estando D en cero?

53

Reloj

Dato

1. Cero

Reloj

Dato

2. Cambia a uno
Es todo. Q queda con el cero que tena. El reloj puede
cambiar cuantas veces quiera y ya no pasa nada.

Reloj

Dato

Resumen:
Si el reloj est en cero: D puede cambiar y no pasa nada.
Si Q est en uno y D est en uno: el reloj puede cambiar y
no pasa nada.
Si Q est en uno y D est en cero: Cuando el reloj cambia
de cero a uno Q cambia de uno a cero.
Si Q est en cero y D est en cero: el reloj puede cambiar y
no pasa nada.
55

Reloj

Dato

Conclusin:

El flip flop tipo D transfiere la

informacin que est en D a la salida
Q cuando el reloj pasa de cero a uno.

56

QQ

CLK

Flip Flop tipo D

Positive going

QQ

CLK

Flip Flop tipo D

Negative going

Clk
t
Q
t
t=0

Diagrama de tiempos de un flip-flop D (positive going) y

su smbolo esquemtico.
57

Flip-Flop tipo D - Aplicacin

D2

D1

D0

CLK

CLK

CLK

Q1

D
CLK

Q2

Q0

Flip-Flop tipo D - Aplicacin

IN

clk
S0

S1

S2

S3

In
C
S1
Out

D Q+
0 0
1 1

Biestable T
La salida cambia con los flancos activos de la seal de reloj
LA NICA ENTRADA ES LA SEAL DE RELOJ
Pr
Q

CLK

CLK
Q

Clr

1
A partir de un JK

CLK

Q
T

Un flip flop tipo T divide la frecuencia.

Es un JK con J y K = 1

T
t
Q
t

61

Biestable T
La salida cambia con cada flanco activo de la seal de reloj

CLK

OUT

CLK

Aplicaciones de los biestables T:

DIVISORES DE FRECUENCIA
CONTADORES:

CONTADORES:

ASINCRONOS: Seal de reloj se

transmite de forma secuencial
SINCRONOS: Seal de reloj llega
a todos los biestables a la vez
BCD
HEXADECIMALES
OTROS

T
Q

clk
clk
F/2
F/4
F/8
F/16
VARIACIONES POSIBLES

Se pueden
conectar
por las
negadas

Se divide por dos a la n, siendo n el nmero de los biestables

Cmo podemos dividir por otros valores ?

T
Q

clk

Circuito combinacional

Contador ASCENDENTE: Unimos por las negadas y tomamos las NATURALES

R

Q1

Q2

T
Q1

Q3

T
Q2

Q3

Q4

Q4

clk
Para Dividir entre 3: buscamos
la condicin =3 y la
representamos por un circuito
combinacional

Q1
Q2

out

OJO: UNIMOS CON LAS NEGADAS

CLK
Q1
Q2
Q1
Q2
out

Sin actuar sobre la seal de reset; dividimos por 4

Q1

Q2

T
Q1

Q3

T
Q2

Q3

Q4

Q4

clk

Q1
Q2

out

Conectando out al reset del conjunto de biestables

CLK
Q1
Q2

Q1
Q2
Out=Q1Q2
F/3

F/3

Pero no es una buena solucin, dado que son pulsos muy estrechos y
pueden dar lugar a metaestabilidad

Si el circuito anterior da problemas, lo mejor es incluir un biestable RS

RESET
N biest. T

R
S

Circuito combinacional

CLK
Q1
Q2

Q1
Q2
SET= Q1Q2

RESET=Q1Q2
Q
Hay ms posibilidades

Latchs y Flip Flops: Aplicaciones

72