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Comprender el Bus SPI con NI LabVIEW

Fecha de publicacin: 08 de mayo 2013 | 5 Calificaciones | 3,40 Fuera de 5 |

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Visin de conjunto
Este documento presenta una visin general del bus SPI (Serial Peripheral Interface), que se utiliza comnmente para la
comunicacin entre los circuitos o sensores integrados. El tutorial cubre los conceptos bsicos de bajo nivel del bus, que incluye
las transferencias de datos, de arbitraje y de direccionamiento. Tambin se analiza la lectura / escritura bsica y dnde encontrar
los ejemplos de envo. Otros enlaces de la pgina web muestran cmo comunicarse con SPI dispositivos basados utilizando NI
LabVIEW FPGA y el USB-8451 de NI de un modelo de interfaz de programacin comn. Explorar y descargar los controladores de
SPI para muchos sensores, circuitos integrados y hardware a nivel de placa de la NI FPGA IPNet para FPGA IP o IDNet para
controladores basados en el dispositivo USB SPI / I2C, el 845X.

Tabla de contenido
1.

SPI Bus Descripcin general

2.

Conexiones bsicas

3.

Transmisin Bsica Paso a Paso

4.

Parmetros del protocolo SPI

5.

Consideraciones de temporizacin SPI

6.

Fortalezas y debilidades del SPI

7.

Navegar, descargar y compartir SPI controladores de dispositivos y FPGA IP

1. SPI Bus Informacin general

El bus serial SPI fue establecido originalmente por Motorola. Hoy en da, es uno de los buses de comunicacin ms utilizados por
los fabricantes de circuitos integrados para el dispositivo al procesador o control FPGA. Los ejemplos incluyen ADCs, DACs,
sensores y productos de pensin solamente. A pesar de que no est regulado como un estndar por el IEEE o de otra
organizacin, la mayora de los dispositivos se adhieren al conjunto comn de reglas descritas en este documento.
SPI es un enlace de datos en serie sncrono que funciona en dplex completo. Es decir, las seales portadoras de datos van en
ambas direcciones simultneamente. Los dispositivos se comunican utilizando un protocolo maestro / esclavo, en la que el
maestro comienza la trama de datos. Cuando el maestro genera un reloj a continuacin, selecciona un dispositivo esclavo, los
datos pueden ser transferidos en una o ambas direcciones simultneamente. Corresponde a los dispositivos maestro y esclavo
saber si un byte recibido es significativa. Esto puede requerir un dispositivo para descartar el byte recibido en una "transmitir
solamente" marco o generar un byte ficticia para un "recibir slo" marco.
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2. Conexiones bsicas
Las cuatro seales tpicas de SPI incluyen:

reloj (SCLK) - Esta seal es generada por el Maestro. Otras seales del cambio de transmisin basadas en el calendario
de los bordes de este reloj.

salida de datos maestros, la entrada de datos de esclavos (MOSI) - Esta lnea es la salida desde el maestro al
esclavo. Transmite bit por bit sincronizado con bordes de reloj maestro.

entrada de datos maestros, la salida de datos de esclavos (MISO) - Esta lnea es la salida de todos los esclavos
conectados.Transmite bit a bit del esclavo sincronizado con bordes de reloj maestro.

seleccin de chip (CS) o esclavo seleccionar (SS) - Se trata de un banco de seales donde cada lnea va a esclavos
individuales en el sistema. Una lnea se afirma a la vez para permitir que se comunique con el esclavo correspondiente.

Figura 1: Maestro conectado a un esclavo.

Figura 2: Maestro conectado a varios esclavos. Observe el banco de seleccin de chip lneas conectadas a los esclavos
individuales para permitir la comunicacin con uno a la vez.
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3. Transmisin bsica Paso a Paso

1.

El Maestro impulsa una lnea SS bajo especial para iniciar la comunicacin con el esclavo correspondiente.

2.

Una vez seleccionada la SS es baja, un borde (sube o baja) de la SCLK enva seales a los dispositivos (maestro y
esclavo) para alternar el MOSI y MISO al poco correcta de los datos que se transmiten.

3.

El otro extremo de la lnea de SCLK (ascendente o descendente) enva seales a los dispositivos para registrar los bits
en el MOSI y MISO, leer con eficacia la broca en el dispositivo.

4.

La transmisin contina de esta manera hasta que los dispositivos han intercambiado el nmero especificado de bits
(normalmente 8,16, o 32)

5.

Despus de finalizar la transmisin del Maestro tira de la lnea SS para el esclavo espalda alta y, o bien va a otro esclavo
en la red o reinicia la transmisin con el mismo esclavo tirando la lnea SS correspondiente de nuevo a baja.

Figura 3: Statechart de la transmisin bsica SPI

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4. Parmetros del Protocolo de SPI

Parmetros llamados polaridad reloj (CPOL) y la fase del reloj (CPHA) determinar los bordes de la seal de reloj en la que son
impulsados los datos. Estos dos parmetros tienen dos estados posibles, lo que permite cuatro combinaciones posibles, todas las
cuales
son incompatibles entre s. Un par de maestro / esclavo debe utilizar los mismos valores del parmetro par de comunicarse. Si se

utilizan varios esclavos que se fija en diferentes configuraciones, el maestro tendr que volver a configurar en s cada vez que
necesita para comunicarse con un esclavo diferente

CPOL controla si el reloj comienzan alta o baja cuando comience la transmisin. Si CPOL = 0, el reloj se pone en bajo y
un flanco de subida es el primer borde del reloj despus de la lnea SS se establece. Si CPOL = 1, el reloj se pone en alto y
un flanco de bajada es el primer borde de la transmisin

CPHA controla si los dispositivos toman una muestra de datos de la lnea MOSI y MISO en el primer borde o borde de la
segunda reloj.CPHA = 0 significa primer borde y CPHA = 1 significa segundo borde. Recuerde que el primer borde de ser
ascendente o descendente depende del parmetro CPOL.

Figura 4: Esta figura muestra las cuatro combinaciones de CPOL y CPHA y cmo afecta a la polaridad de la lnea de SCLK y el
borde en el que los dispositivos muestrean las lneas MOSI y MISO.
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5. SPI consideraciones de tiempo

Todos los dispositivos de hardware que pueden comunicarse utilizando SPI han temporizacin lmites que dan las tolerancias para
la velocidad, la configuracin y posean tiempo de cada seal. Un dispositivo tpico tiene la importante seal especificada como el
ejemplo en las imgenes de abajo.

Figura 5: Esta figura muestra la caracterstica diferente frecuencia de la seal de que por lo general tienen tolerancias
especificadas en una hoja de datos.

Figura 6: Esta tabla es un ejemplo de especificaciones de hardware para Min y Max veces para la velocidad de reloj,
configuracin, y mantenga el tiempo.
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6. Fortalezas y debilidades del SPI

Fortalezas

Apoyo generalizado e IP disponibles

Comunicacin full-duplex

Mayor rendimiento de IC o SMBus

Flexibilidad protocolo completo para los bits transferidos (es decir, no se limita a palabras de 8 bits)

Protocolo simple de implementar y comprender

Normalmente no requiere circuitos externos (como resistencias pullup para IC)

Sistema sincronizado por un significado maestra que los osciladores de precisin y PLL no necesitan

El direccionamiento no se necesita (disminuye la complejidad y ayuda a rendimiento al no enviar una direccin para cada
comunicacin)

Transceptores no son necesarios

Protocolo Serial utilizar menos conexiones fsicas que las interfaces paralelas

Mayormente lneas compartidas para varios dispositivos (excepto las lneas SS separados para cada dispositivo)

Debilidades

Ningn cuerpo normas gobierna SPI como un protocolo oficial

Cuantos ms dispositivos que tienen los ms pines y conexiones necesarias

No hay control de flujo por hardware

Sin reconocimiento esclavo hardware (el maestro podra ser "hablar" con nada y no saberlo)

No es compatible con una arquitectura multi-master

Slo se ocupa de distancias relativamente cortas (destinados a la comunicacin on-PCB en su mayora)

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7. Navegar, descargar y compartir SPI controladores de dispositivos y FPGA IP

Usted tiene un nmero de opciones de National Instruments para comunicar usando SPI. El NI FPGA IPNet ofrece enlaces a
LabVIEW FPGA IP para dispositivos compatibles con SPI especficos, as como enlaces a IP para el propio protocolo junto con
otros protocolos de bus digitales. Los controladores de software tambin se han creado para DIO, tarjetas de adquisicin de datos
y el hardware de NI 845X para comunicarse SPI directamente desde un PC o sistema en tiempo real. Pincha en los enlaces de
abajo para aprender ms acerca de la comunicacin

Referencia Software

NI Hardware

1. NI FPGA IPNET

Objetivos de
Hardware
LabVIEW FPGA

IPNet tiene vnculos con FPGA IP para el protocolo SPI y

el controlador IP dispositivo especfico para pantallas,
sensores y otros dispositivos compatibles con SPI. Esta
FPGA IP funciona para cualquier dispositivo de Ro,
incluida, la Serie R, CompactRIO, Single-Board RIO, y
FlexRIO.

SPI para Juntas

temporizadas por
hardware E / S digital

/ S Hardware
Productos Digitales
I

Encontrar cdigo de LabVIEW y un tutorial para el uso

con placas DIO temporizadas por hardware como los
6547, 6548, 6551, 6552 y 6556 dispositivos para
comunicarse mediante el protocolo SPI

SPI para NI 8451 de

dispositivos SPI / I2C
USB

NI USB 8451

Encontrar cdigo de LabVIEW y un tutorial para usar el

8451 para comunicarse con los dispositivos SPI

2. Dirigir SPI IP
3. SPI Ejemplo

Originalmente Escrito por: Greg Crouch, National Instruments

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