UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA ELECTRONICA Y ELECTRICA

ESCUELA DE INGENIERA ELECTRNICA

DISEO DIGITAL
LABORATORIO No4
- RUTA DE DATOS Y UNIDAD DE CONTROL IMPLEMETACIN DE UN PROCESADOR
MONOCICLO EN FPGA (XILINX)

Ctedra: Ing. Alfredo Granados Ly.

a.granados@tecnologiasandinas.com.pe

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DISEO DEL BANCO DE REGISTROS

El diseo del banco de registros consta de 8 registros cada uno de 8 bits, donde se cuenta con dos
selectores para escoger cual de los 8 registros sale por A (SEL_D) y cual sale por B (SEL_B).
Tiene una entrada de 8 bits (DATO) para cargar un dato a uno de los registro internos que es
seleccionado por: SEL_D. (Note que uno de los registros fuentes tambin hace la funcin de
registro de destino, por ejemplo: ADD R0,R1).

Tiene un bit de control que permite habilitar el registro de destino para escritura del dato. Y tambin
cuenta con dos salidas de los registros R1 y R2 para visualizar su contenido en los display a 7
segmentos.
El cdigo VHDL es el siguiente:

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Se

muestra el diagrama lgico generado a partir de la descripcin VHDL del banco de registros.

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DISEO DE LA UNIDAD FUNCIONAL (ALU)

En la unidad funcional se van a realizar las operaciones aritmticas, lgicas y de transferencia entre
registros entre registro e inmediato.

El cdigo VHDL para implementar el ALU es el siguiente:

DISEO DEL CONTADOR DE PROGRAMA (SIN CONTROL DE CARGA)

El contador de programa extrae de la memoria la palabra de comando para ser enviada a la Ruta de
Datos. Para el ejemplo del CPU la ejecucin es secuencial sin ningn tipo de salto y se va a
considerar una memoria con slo 8 posiciones de memoria (mximo 8 palabras de control).

Para visualizar la ejecucin de cada una de las instrucciones en el CPU ser necesario disear un
divisor de frecuencia de 50MHz a 1Hz.

Cdigo VHDL del Contador de Programa:

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Cdigo VHDL del Divisor de Frecuencia de 50MHz a 1Hz.

MEMORIA DE PROGRAMA
Aqu se van a alojar las 8 instrucciones que sern ejecutadas por la ruta de datos. En el siguiente
listado se muestra los bits almacenados donde slo se involucran a los registros R1 y R2 que son los
nicos registros que salen de la ruta de datos para ser visualizados por el registro VISOR en los
display a 7 segmentos.

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CIRCUITO VISOR
Este circuito se encarga de visualizar el contenido de los registros R1 y R2 en los Display a 7
segmentos utilizando el sistema de numeracin hexadecimal. Internamente realiza el barrido de los
datos que sern visualizados utilizando la frecuencia de 50MHz como su seal de referencia.

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DISEO FINAL DEL PROCESADOR

Se proceder a interconectar los diferentes componentes del procesador para su prueba:

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Cuando se conectan el mdulo DIO1 con el mdulo del FPGA tenemos el siguiente
circuito esquemtico:

Podemos apreciar los pines utilizados del FPGA y los dispositivos electrnicos conectados
a ellos, con esta informacin podemos asignar los pines en el momento de realizar la
implementacin del circuito en el mdulo de desarrollo.

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PRESENTACIN EN EL INFORME FINAL:

1. Se desea construir un CPU con la siguiente caracterstica:
8 registros generales c/u de 8 bits: R0, R1, R2, R3, R4, R5, R6, R7.
Un ALU con las siguientes operaciones:
F A+ B
F A B
F A+ 1
F A 1
FA
FB
F A and B
F A or B
F A xor B
F not A
Las operaciones se pueden realizar entre registros o registros con inmediatos.
Tambin se puede leer datos de la memoria de datos utilizando el direccionamiento
indirecto con ndice.
Tomar en cuenta que el registro de destino es tambin uno de los registros fuentes.
Las operaciones de acceso a la memoria de datos es para leer como para escribir
nicamente.
Posee un registro llamado PC que extrae de la memoria una instruccin y que se
puede afectar mediante salto absoluto (JMP)
Se le pide:
Dibujar la ruta de datos para cada uno de los formatos.
Dibujar la ruta de datos completa.
Indique la palabra de comando encontrado tratando de optimizar en su tamao.
Construir los diferentes formatos que puede tener el procesador as como las
instrucciones que se estaran formando por instruccin.
Indique las capacidades utilizadas para la memoria de programa y la memoria de
datos.
Escriba el cdigo VHDL de la ruta de datos completa.
Escriba un programa de prueba, indicando el cdigo de mquina a grabar en la
memoria

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