Universidad de Concepcin

Facultad de Ingeniera
Depto. Ingeniera Elctrica.

Pre-informe Laboratorio N8:

Circuitos Lgicos Secuenciales

Alumnos:
Profesor:
Fecha:

Vctor Morales
Francisca Ulloa
Jorge Salgado
17-Noviembre-2014

ndice

Introduccin.3
Actividades:

Diseo Reloj y Display 7 Segmentos....3

Contador Nmeros Impares......5
Contador Gray de 3 bits.........10

Trabajo Investigacin...14
Lista de materiales....17
Tabla de Evaluacin..17
Datasheets.....18

Introduccin:
En el presente laboratorio se disearan dos circuitos contadores; uno de tipo secuencial
sincrnico que permite contar nmeros binarios impares de 3 bits, y el otro permite
contar nmeros binarios de 3 dgitos de forma ascendente y descendente, de acuerdo al
cdigo Gray, complementando ambos circuitos con un detallado anlisis terico y
simulaciones utilizando Multisim. Adems se respondern las preguntas claves respectivas
del laboratorio a realizar.

Actividades:
El reloj del circuito secuencial sincrnico debe ser implementado utilizando el CI 555.
Disee los componentes del circuito oscilador para obtener una frecuencia en el
contador de 1Hz.
El reloj 555 es un circuito integrado muy estable, donde su funcin es producir pulsos de
temporizacin de gran precisin y funcionar como oscilador. Permite generar una salida
con forma de onda cuadrada (o rectangular) continua de ancho predefinido a partir de los
componentes del circuito. El esquema de conexin de un oscilador tpico es el que se
muestra a continuacin.
Salida

Vcc

R1

555
R2

C2

C1

Fig. #1.- Esquema de conexin de un Oscilador.

La seal de salida tiene un nivel alto por un tiempo T1 y en un nivel bajo un tiempo T2. Los
tiempos de duracin dependen de los valores de R1 y R2. As T1 y T2 en segundos se
pueden determinar como:

T1 0.693( R1 R2 )C1

La frecuencia de la seal de salida ser entonces: f

T2 0.693R2C1 .
1
0.693C1 ( R1 2 R2 )
3

Entonces si se considera R1= 10 k y C1=33 F para una frecuencia de 1 Hz, despejando

en la ecuacin anterior:
[

As los tiempos para nivel alto y bajo sern:

[ ]

[ ]

Considerar en el diseo una etapa de visualizacin a partir de un visor o Display de 7

segmentos. Debe especificar tambin el decodificador de BCD a siete segmentos que
utilizar en su diseo.
En la figura se muestra la forma de operacin de un visualizador de 7 segmentos:

Fig. #2.- Visualizador Display de 7 segmentos.

Como decodificador BCD de 7 segmentos se utilizar el 7447N, en la figura se muestra el
dispositivo TTL denominado decodificador excitador 7447A BCD a 7 segmentos:

Fig. #3.- Decodificador Excitador 7447A BCD a 7 segmentos

La entrada es un nmero BCD de 4 BITS, el nmero BCD se transforma en un cdigo de 7
segmentos que ilumina los segmentos del visualizador LED.

1. Disear el circuito contador de nmeros impares utilizando Flip-Flops J-K.

Para el diseo del contador se necesita representar los valores en binario (de 3 bits)
correspondiente a cada valor decimal:
Tabla N1: Nmeros en decimal y su correspondiente en Binario.
Valor en decimal
0
1
2
3
4
5
6
7

Valor en Binario
000
001
010
011
100
101
110
111

Por tanto, los valores a contar son:

Tabla N2: Nmeros a utilizar en el Contador.
Valor en decimal
1
3
5
7

Valor en Binario
001
011
101
111

Donde el diagrama de estados correspondiente est dado por la siguiente figura:

Fig. #4.- Diagrama de Estados Contador de nmeros Impares.

5

Se sabe que la ecuacin caracterstica del Flip-Flop J-K es:

(

( )

( )

( )

( )

Por lo que para una entrada se obtienen los siguientes resultados:

Tabla N3: Tabla de excitacin del Flip-Flop J-K.
J(t) K(t) Q(t) Q(t+t)
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
Teniendo el diagrama de flujo del contador y la tabla de excitacin del flip flop J-K,
procedemos a la creacin de la tabla de transicin.
Tabla N4: Tabla de Transicin Contador de Nmeros Impares.
Estado Presente

Estado prximo

0
0
0
0
1
1
1
1

0
1
1
0

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

1
0
1
0

1
1
1
1

Entrada a Flip-Flop
X
0
X
1
X
X
X
X

X
X
X
X
X
0
X
1

X
1
X
X
X
1
X
X

X
X
X
1
X
X
X
1

X
X
X
X
X
X
X
X

X
0
X
0
X
0
X
0

Donde las variables de entrada a cada flip-flop se determinan mediante la funcin

asociada al mapa de Karnaugh de cada una de estas, es decir:

00
01
11
10

00
01
11
10

00
01
11
10

X
X
X
X

0
1
X
X

X
X
X
X

1
X
X
1

X
X
X
X

X
X
X
X

00
01
11
10

00
01
11
10

00
01
11
10

X
X
X
X

X
X
1
0

X
X
X
X

1
X
X
1

X
X
X
X

0
0
0
0

Por tanto, las funciones que representan a cada variable de entrada de cada Flip-Flop son:

Fig. #5.- Esquema Contador Impar con Flip Flop J-K.

Simulamos el Contador Impar de 3 bits con Flip Flop J-K con el siguiente circuito:
V1
5V

CA

U1
A B C D E F G H

U6A
1

V4
5V

12
4

1J

1Q

U5A
3

12

1CLK
1K

~1Q

13 ~1CLR

74107N

1J

1Q

U4A
3

12

1CLK
1K

~1Q

13 ~1CLR

U3

1Q

~1Q

1J
1CLK
1K

13 ~1CLR

74107N

7
1
2
6

A
B
C
D

3
5
4

~LT
~RBI
~BI/RBO

74107N

OA
OB
OC
OD
OE
OF
OG

13
12
11
10
9
15
14

7447N
V2
5V

V3
5V

R6
10k

U2

VCC

R5
16.9k

C4
33F

C3
10nF

RST

DIS

THR

TRI

CON

OUT

Vcc2
5V

GND
1

LM555CN

Fig. #6.- Circuito Contador de nmeros binarios impares Flip-Flop JK utilizando compuertas
lgicas.

EL circuito a implementar con CI esta mostrado en la siguiente figura:

V1
5V

CA

U1
A B C D E F G H

U8
V4
5V

1
2
3
4
5
6
7

1CLK
~1CLR
1K
VCC
2CLK
~2CLR
2J

U3

U4
1J
~1Q
1Q
GND
2K
2Q
~2Q

14
13
12
11
10
9
8

1
2
3
4
5
6
7

74LS73D

1CLK
~1CLR
1K
VCC
2CLK
~2CLR
2J

1J
~1Q
1Q
GND
2K
2Q
~2Q

14
13
12
11
10
9
8

7
1
2
6

A
B
C
D

3
5
4

~LT
~RBI
~BI/RBO

74LS73D

OA
OB
OC
OD
OE
OF
OG

13
12
11
10
9
15
14

7447N
V2
5V

V3
5V
R6
10k

U2

VCC

R5
16.9k

C4
33F

C3
10nF

RST

DIS

THR

TRI

CON

OUT

Vcc2
5V

GND
1

LM555CN

Fig. #7.- Circuito Contador de nmeros binarios impares Flip-Flop JK con CI.

2. Disear un contador Gray de 3 bits Ascendente/Descendente utilizando FF- tipo D.

Para el diseo de este contador primero se debe conocer la secuencia de nmeros del
contador Gray de 3 bits en Binario y su correspondiente en n decimal.
Tabla N5: Secuencia de Nmeros Contador Gray en Binario y su correspondiente en
Decimal.
Valor en Binario
000
001
011
010
110
111
101
100

Valor en Decimal
0
1
3
2
6
7
5
4

El diagrama de estados de un contador Gray Ascendente/Descendente de 3 bits es el

siguiente:

Fig. #8.- Diagrama de estados Contador Gray Ascendente/Descendente de 3 bits.

Del FF tipo D se sabe que su ecuacin caracterstica es:
una entrada se obtienen los siguientes resultados:

( ) por lo que para

10

Tabla N6: Tabla de excitacin del Flip-Flop D.

D(t) Q(t) Q(t+1)
0
0
0
0
1
0
1
0
1
1
1
1
Ahora se har una tabla que mostrara el estado actual y la entrada necesaria para el
contador con flip-flop tipo D.
Para que el circuito sea ascendente y descendente se agregar una variable ms la cual
llamaremos Y, cuando esta sea 1 el contador ser ascendente y cuando sea 0 ser
descendente.
Tabla N7: Tabla de Transicin del contador Gray con Flip-Flop D.
Estado Actual
Q(t)

0
0
0
0
1
1
1
1

0
0
1
1
1
1
0
0

0
1
1
0
0
1
1
0

Estado Siguiente Q(t+1)

Y=1
Y=0

0
0
0
1
1
1
1
0

0
1
1
1
1
0
0
0

1
1
0
0
1
1
0
0

1
0
0
0
0
1
1
1

0
0
0
1
1
1
1
0

Entrada a los FFs D

Y=1
Y=0

0
0
1
1
0
0
1
1

0
0
0
1
1
1
1
0

0
1
1
1
1
0
0
0

1
1
0
0
1
1
0
0

1
0
0
0
0
1
1
1

0
0
0
1
1
1
1
0

0
0
1
1
0
0
1
1

Ahora se reducen trminos usando tabla de Karnaugh para obtener las funciones
respectivas de
.
Para

00
01
11
10

00

01

11

10

1
0
0
1

0
1
1
0

0
0
1
1

0
0
1
1

11

Para

00
01
11
10

00

01

11

10

0
1
1
0

0
1
1
0

1
1
0
0

0
0
1
1

Para

00
01
11
10

00

01

11

10

0
1
0
1

1
0
1
0

1
0
1
0

0
1
0
1

Las funciones de entrada simplificadas quedan:

(

)
(

As el esquema queda de la siguiente forma:

12

Fig.9.- Esquema Contador Gray de 3 Bits FF D.

Simulamos el Contador gray de 3 bits Flip Flop D con el siguiente circuito:

Fig. #10.- Circuito Contador Gray Flip Flop D con Compuertas Lgicas.
13

Ahora con circuitos integrados:

CA

U9
U1
1
2
3
4
5
6
7

~1CLR
1D
1CLK
~1PR
1Q
~1Q
GND

VCC
~2CLR
2D
2CLK
~2PR
2Q
~2Q

U2
14
13
12
11
10
9
8

1
2
3
4
5
6
7

74LS74D

~1CLR
1D
1CLK
~1PR
1Q
~1Q
GND

VCC
~2CLR
2D
2CLK
~2PR
2Q
~2Q

U8

14
13
12
11
10
9
8

74LS74D

7
1
2
6

A
B
C
D

3
5
4

~LT
~RBI
~BI/RBO

A B C D E F G

OA
OB
OC
OD
OE
OF
OG

13
12
11
10
9
15
14

7447N

AND
1A VCC
1B 4B
1Y 4A
2A 4Y
2B 3B
2Y 3A
GND 3Y

74LS08D

XOR

AND1
1A VCC
1B 4B
1Y 4A
2A 4Y
2B 3B
2Y 3A
GND 3Y

NOT
R9
10k

1A VCC
1Y 6A
2A 6Y
2Y 5A
3A 5Y
3Y 4A
GND 4Y

74LS08D

R8
16.9k

74LS04D

OR

1A VCC
1B 4B
1Y 4A
2A 4Y
2B 3B
2Y 3A
GND 3Y

1A VCC
1B 4B
1Y 4A
2A 4Y
2B 3B
2Y 3A
GND 3Y

74LS86D

74LS32D

U3

VCC

C4
33F

C3
10nF

RST

DIS

THR

TRI

CON

OUT

Vcc2
5V

GND
1

LM555CN

J1
Vcc1
5V
Key = Espacio

Fig. #11.- Circuito Contador Gray Flip Flop D con CI.

Trabajo Investigacin:
1. En qu consisten las configuraciones astable y monoestable con un CI 555?
Configuracin astable se caracteriza por generar una salida con forma de onda cuadrada
(o rectangular) continua de ancho predefinido por el diseador del circuito, mientras que
en la configuracin monoestable el circuito entrega a su salida un solo pulso de un ancho
establecido por el diseador.
2. Cul de ellas propondra usted para el desarrollo de esta experiencia?

14

Como se nos pide disear un contador Gray, es claro que la configuracin ms indicada
para este diseo es la configuracin astable.
3. Es posible obtener una seal cuadrada de salida con duty-cycle de 50% con un CI
555? Si su respuesta es afirmativa, proponga una configuracin que lo realice.
El nivel alto

, y nivel bajo

, de la salida estn determinados de la siguiente forma:

(

Ademas el Duty-Cycle est definido como:

Por lo tanto si deseamos obtener un duty-cycle del 50% (es decir 0.5), el valor de ,
debe ser mucho mas grande que
(de tal forma que podamos de cierta forma
despreciar el valor de
) tendremos en la salida la seal cuadrada deseada. Una
propuesta de diseo sera:
[ ]
Si suponemos una frecuencia de la seal de salida
(

], el valor de C ser:
[

De esta manera tenemos diseado los valores de los elementos externos para nuestro
circuito CI, con el cual obtendremos la salida con un duty-cycle del 50%.
4. Cul es la diferencia entre un visor de siete segmentos de nodo comn y otro
de ctodo comn?
El visor de siete segmentos en nodo comn es aquel donde los nodos de todos los leds
se conectan internamente al punto de unin U y los ctodos se encuentran disponibles
desde afuera del integrado. Grficamente es lo siguiente:

15

Fig. #12.- Visor 7 Segmentos en nodo Comn.

Mientras que un visor de siete segmento en ctodo comn es aquel donde los ctodos de
todos los leds se conectan internamente al punto de unin U y los nodos se encuentran
disponibles desde afuera del integrado. Grficamente:

Fig. #13.- Visor 7 Segmentos en Ctodo Comn.

5. Es necesario redisear el circuito lgico cuando se cambia un visor de ctodo
comn por otro de nodo comn?
Como se vio en la pregunta anterior, la nica diferencia entre un visor de nodo y de
ctodo comn, es donde se enva el terminal comn, si es de nodo comn, este va a la
fuente, si es de ctodo comn, este va a tierra, as que no es necesario redisear de cero
el circuito.

16

Lista de Materiales:
Tabla N8: Materiales usados en los diseos.
Protoboard
Fuentes de Voltaje DC
CI Reloj LM555
CI Decodificador 74LS47
Display Digital de 7 segmentos
Resistencia
Resistencia
Condensador
Condensador
CI AND 74LS08
CI OR 74LS32
CI XOR 74LS86
CI NOT 74LS04
CI Flip Flop D 74LS74
Switvh 2 estados
Multmetro
CI Flip Flop JK DM7473
Resistencia

2
1
2
2
2
2
2
2
2
2
1
1
1
2
1
1
2
14

5[V]
10 [k ]
17 [k ]
10 [nF]
33 [uF]
320[ ]

Pauta de Evaluacin:

17