2012

UNIVERSIDAD NACINAL PEDRO RUIZ GALLO

FACULTAD DE INGENIERIA CIVIL, SISTEMAS Y

ARQUITECTURA

SISTEMAS DIGITALES
INTEGRANTES:

CORONADO VIDAURRE WILLY

DOCENTE:
ING. NUEZ MONTENEGRO Bernardo

EXAMEN PARCIAL 2

UNPRG
INGENIERIA DE SISTEMAS
22/07/2013

EXAMEN PARCIAL N2

1. DEFINICION DEL EJERCICIO

Contar el nmero de veces que el resultado de la suma de dos nmeros (A+B), sea igual a
12. Solo se deber efectuar la suma, cuando los nmeros A y B sean mayores que 3, y/o
menores que 10. Usar un contador de un digito.

2. DISPOSITIVOS DIGITALES UTILIZADOS

Fuente de alimentacin
TIPO
VCC
UNIDADES
10

VCC
5V

POWER_SOURCES
TIPO
GROUND
UNIDADES
8

COMPUERTA AND 2 ENTRADAS

CODIGO
74LS08D
UNIDADES
3

U3A
74LS08D

COMPUERTA NAND 2 ENTRADAS

CODIGO
7400N
UNIDADES
3

RESISTENCIA
CODIGO
UNIDADES

100K
22

DECODER/DEMULTIPLEXER
CODIGO
4511BD_5V
UNIDADES
2

U6
7
1
2
6

DA
DB
DC
DD

5
4
3

~EL
~BI
~LT

OA
OB
OC
OD
OE
OF
OG

13
12
11
10
9
15
14

4511BD_5V

DIGITAL_SOURCES
TIPO

DIGITAL_CLOCK

UNIDADES

DECODER/DEMULTIPLEXER
CODIGO
74LS47N

UNIDADES

Contador flip-flop
CODIGO
4818BD_5V
UNIDADES
2

U10A
2
7
1

EN1
MR1
CP1

1A
1B
1C
1D

4518BD_5V

DISPLAY SIETE SEGMENTOS CK

CODIGO
SEVEN_SEG_COM_K_BLUE
UNIDADES
2

3
4
5
6

DISPLAY SIETE SEGMENTOS AK

CODIGO
SEVEN_SEG_COM_A_BLUE
UNIDADES
1

CODIGO

COMPARADOR
74LS85D

UNIDADES

SUMADOR
CODIGO

74LS83D

UNIDADES

CONTADOR
CODIGO

74LS163N

UNIDADES

CONSTRUCCION DEL CIRCUITO

BLOQUE 1: CONTADORES GENERADORES DE NUMEROS
En este bloque generamos 2 nmeros en
binario uno por cada contador comprendidos en el
rango de [0-9] y adems mostramos cada uno de
estos nmeros generados en un respectivo DISPLAY
DE
SIETE
SEGMENTOS
CATODO
COMUN
(SEVEN_SEG_COM_K_BLUE) con la ayuda de un
decodificador (4511BD_5V)
El contador de la parte inferior trabaja con
frecuencia de 100 HZ de reloj (DIGITAL_CLOCK) y
cuando el numero en decimal llega a 9 (1001), con
una compuerta NAND enviamos un pulso al CLOCK
del contador ubicado en la parte superior

BLOQUE 2: COMPARACION DE NUMEROS A Y B CON DOS NUMEROS CONSTANTES

para cumplir con la restriccin
de los nmeros propuesta en el
ejercicio
se
utilizaron
dos
comparadores (74LS85D ) para cada
nmero A y B.
Ambos comparadores reciben
el numero en 4 bits en las entradas
(A3,A2,A1,A0).
El primer contador recibe el
numero constante 3(0011) en las
entradas
(B3,B2,B1,B0)
respectivamente , mientras que el
segundo comparador recibe el numero
(1010) en las entradas (B3,B2,B1,B0)
respectivamente.
De esta manera se verifica si el
numero se encuentra en el intervalo de
<3,10> y se genera un bit de valor 1 a

travs de compuertas NAND 7400N que posteriormente servir para la generacin de un

bit contador

BLOQUE 3: SUMA DE LOS NUMEROS A y B y COMPACIN CON EL NUMERO 12

Como podemos observar en la imagen, el sumador 74LS83D recibe los dos nmeros A y B
en 4 bits y genera una suma que posteriormente se comparar si es igual a 12 (1100).
Si la suma cumple con ser igual a 12 entonces el comparador 74LS85D genera dos bits de
valor 1, que con una compuerta AND 74LS08D pasara un bit de valor 1 que
posteriormente servir para la generacin de un bit contador

BLOQUE 4: BIT CONTADOR

los bits generados tanto en el BLOQUE 2 y en el BLOQUE 3 los recibe una compuerta AND
74LS08D que dependiendo de su tabla de verdad se obtiene un bit. Si el bit es igual a 1 se
genera una seal en el contador 74LS163N y este conteo se mostrara en un display de
siete segmentos nodo comn (SEVEN_SEG_COM_A_BLUE).

MODELO GENERAL DEL CIRCUITO