PROYECTO FINAL

TECNICAS DIGITALES

PROFESOR: Oris, Ramon Antonio

ALUMNO: Ruiz, Gastn Emanuel

COMISION: 3R1

AO: 2014
Legajo: 37820

Teoria
Puerta Lgica:
Una puerta lgica, o compuerta lgica, es un dispositivo electrnico con una funcin booleana.
Suman, multiplican, niegan o afirman, incluyen o excluyen segn sus propiedades lgicas. Se
pueden aplicar a tecnologa electrnica, elctrica, mecnica, hidrulica y neumtica. Son circuitos
de conmutacin integrados en un chip.
Claude Elwood Shannon experimentaba con rels o interruptores electromagnticos para
conseguir las condiciones de cada compuerta lgica, por ejemplo, para la funcin booleana Y
(AND) colocaba interruptores en circuito serie, ya que con uno solo de stos que tuviera la
condicin abierto, la salida de la compuerta Y sera = 0, mientras que para la implementacin de
una compuerta O (OR), la conexin de los interruptores tiene una configuracin en circuito
paralelo.
La tecnologa microelectrnica actual permite la elevada integracin de transistores actuando
como conmutadores en redes lgicas dentro de un pequeo circuito integrado. El chip de la CPU
es una de las mximas expresiones de este avance tecnolgico.
En nanotecnologa se est desarrollando el uso de una compuerta lgica molecular, que haga
posible la miniaturizacin de circuitos.

Compuerta AND:
La puerta lgica Y, ms conocida por su nombre en ingls AND (
), realiza la funcin
booleana de producto lgico. Su smbolo es un punto (), aunque se suele omitir. As, el producto
lgico de las variables A y B se indica como AB, y se lee A y B o simplemente A por B.
La ecuacin caracterstica que describe el comportamiento de la puerta AND es:

Su tabla de verdad es la siguiente:

Tabla de verdad puerta AND
Entrada

Entrada Salida

As, desde el punto de vista de la aritmtica mdulo 2, la compuerta AND implementa el producto
mdulo 2.

Biestable JK:
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flipflop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el
flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas
entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.

K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea

tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.

La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0

0 0 1

0 1 X

1 0 X

1 1 0

1 1 1

X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la
salida en el prximo flanco de reloj y q el estado actual):
J K Q
0 0 q
0 1 0
1 0 1
1 1
El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958,
por lo cual se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de
permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada,
segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la
tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada
de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina
modo de basculacin (toggle en ingls).

Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel
bajo
Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls
J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores
de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.

La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla
caracterstica del flip flop.

Diseo

A continuacion se muestra la tabla caracteristica y tabla de exitacion del Flip-Flop tipo JK que
describe el funcionamiento de este dispositivo.
La tabla 1 muestra la tabla caracteristica del Flip-Flop tipo JK que describe las propiedades logicas
del Flip-Flop en forma tabular y define el seiguiente estado Q(t+1), en funcion de las entradas y el
estado actual Q(t).
La tabla 2 presenta la tabla de existacion del Flip-Flop tipo JK, esta tabla tiene una columna para el
estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay cuatro
posibles transiciones del estado actual al siguiente estado, el simbolo X en la tabla representa una
condicion de indiferencia, es decir que no importa si la entrada es 1 o 0.

El contador a disear se plantea en la tabla, es un contador de tres bits, este contador iniciara en
ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo, esto
por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a continuacion se
detallan los pasos para este diseo.
Paso 1: Se plantea en forma tabular los estados presnetes y estados siguientes para cada Flip-Flop
y se plantean las combinaciones de entrada para el estado siguiente.

Paso 2: Se realiza la simplificacion de las ecuaciones a traves de el Mapa de Karnaugh

Las ecuaciones de estado que resultaron para este diseo son:

Jc = Kc = Qb.Qa
Jb = Kb = Qa
Ja = Ka = 1

Paso 3: Se dibuja el diagrama lgico, utilic el C IL 74LS76 que cuenta con dos Flip-Flop tipo JK, la
seal de reloj es generada por un temporizador LM555. Se observa que S (pone a 1 la salida Q) es
activo en bajo y como no se va a emplear se conecta a 9V, la entrada CLR tambin es activo en
bajo y se emplea para poner en cero las salidas Q

Diseo en el programa LiverWire:

Por qu eleg realizar este proyecto?

Por 3 motivos:
El primero motivo es que me gusto la idea de realizar un contador con Flip-Flop que realice
este conteo, el objetivo principal es que este conteo sea mostrado en un display de 7
segmentos pero no pude realizarlo, entonces cambie el display por 3 leds que se mostraran en
este proyecto final.
El segundo motivo es la falta de tiempo y de disponibilidad de materiales. Los Flip-Flop y las
compuertas los consegu realizando un pedido a una fabrica de Buenos Aires, el cual demoro
un plazo de 1 semana en ser entregados.
El tercer motivo es que previo a este proyecto final disee otros 2 proyectos que no
funcionaron por problemas de diseo que se mostraran personalmente al profesor que
recibir este trabajo.

Materiales:

Plaqueta 10x15
3 Resistencias 220 Ohm
Compuerta lgica 74LS08
2 Flip-Flop 74LS76
3 Leds
2 porta chip
Cables
Protoboard
Cloruro Ferrico
Papel de impresin de plaqueta
Impresora Laser

Herramientas de armado:

Multmetro
Soldador
Pinzas
Estao
Taladro
Fuente de alimentacin 5 volt
Notebook
LiveWire
PCB Wizard

Diseo de la plaqueta en el programa PCB Wizard:

Conclusin:
Antes de realizar este trabajo, disee 2 trabajos que no logre que funcionen, uno realizaba el
mismo conteo pero estos numero se visualizaban en un display de 7 segmentos, el cual lo disee
en el programa LiveWire y PCB Wizard. Tuve inconvenientes al finalizar la plaqueta y nunca supe el
error del mismo que no lograba que funcionara. Luego realice otra plaqueta que realice otro tipo
de conteo y que se visualice en 3 leds, lo disee en los programas ya mencionados y tampoco
logre que funcionara la plaqueta final. A la conclusin que llegue es que no volver a guiarme del
diseo automtico que realizan estos tipos de programas, y me di cuenta que es mejor que el
diseo de la plaqueta lo realice yo con la ayuda y las herramientas que me brinda estos programas
previamente realizando una prueba de funcionamiento de la protoboard. A esta conclusin llegue
al realizar la 3er plaqueta final que estoy presentando en este proyecto final.