Arquitectura de Computadoras

Clase 8
Buses del Sistema
Estructuras de interconexin

Todas las unidades han de estar
interconectadas.
Existen distintos tipos de interconexiones
para los distintos tipos de unidades:
Memoria
Mdulo de E/S
Procesador
Notas de Clase 8 2
Interconexin de la memoria

Recibe y entrega datos.
Recibe direcciones (ubicacin de trabajo).
Recibe seales de control
Leer
Escribir
Temporizar
Notas de Clase 8 3
Interconexin del mdulo E/S

E/S es funcionalmente similar a la memoria
Recibe y entrega datos del/al procesador
Enva y recibe datos al/del perifrico
Recibe direcciones (ubicacin del perifrico)
Recibe seales de control del procesador
Enva seales de control al perifrico
Enva seales de control al procesador
Interrupcin
Notas de Clase 8 4
Interconexin del procesador

Lee instrucciones y datos.
Escribe datos (los procesados).
Enva seales de control a otras unidades.
Recibe (y utiliza) seales de interrupcin.
Notas de Clase 8 5
Buses

Existe una serie de sistemas de
interconexin.
Las estructuras sencillas y mltiples son las
ms comunes.
Ejemplo: control/direccin/bus de datos (PC)
Ejemplo: unibus (DEC-PDP)
Notas de Clase 8 6
Qu es un bus?

Es un camino de comunicacin entre dos o
ms dispositivos.
Normalmente, medio de transmisin.
Suele agruparse:
Varios caminos de comunicacin o lneas con
funcin comn.
un dato de 8 bits puede transmitirse mediante ocho lneas
del bus.
Notas de Clase 8 7
Bus de datos

Transmite datos.
Recuerde que a este nivel no existe diferencia
alguna entre datos e instrucciones.
El ancho del bus es un factor clave a la
hora de determinar las prestaciones.
8, 16, 32, 64 bits.
Notas de Clase 8 8
Bus de direccin

Identifica la fuente o destino de un dato.
cuando el procesador desea leer una palabra de una
determinada parte en la memoria.
El ancho del bus de direcciones determina la
mxima capacidad de memoria posible en el
sistema.
MSX88 tiene un bus de direccin de 16 bits, lo que
define un espacio para direcciones de 64K lugares
Notas de Clase 8 9
Bus de control

Transmite informacin de seales de
control y temporizacin
Seal de escritura/lectura en memoria.
Peticin de interrupcin.
Seales de reloj.
Notas de Clase 8 10
Interconexin mediante un bus

Notas de Clase 8 11
Lneas de control
Lneas de direccin
Lneas de datos
CPU
Memoria Memoria E/S
E/S
Bus
Cmo son ???

Es un conjunto de conductores elctricos paralelos.
Lneas de metal.
Poseen conectores para colocar tarjetas
Notas de Clase 8 12
Problemas de un nico bus

Conectar gran nmero de dispositivos a un
bus producen Retardos de propagacin
Si el control del bus pasa de un dispositivo a otro,
puede afectar sensiblemente a las prestaciones.
La mayora de los sistemas utilizan varios
buses para solucionar estos problemas.
Jerarqua de buses
Notas de Clase 8 13
Arquitectura de bus tradicional

Notas de Clase 8 14
Procesador
Memoria
principal
Cache
Bus local
Controlador
local de E/S
SCSI Modem
Serie Interfaz con el
bus de
expansin
Red
Bus de expansin
Bus del sistema
Notas de Clase 8 15
Slot
CPU
Slot
Mem
B
I
O
S
B
u
s

I
S
A
Bus PCI Bus AGP
Bus IDE
Tipos de buses

Dedicados
Uso de lneas separadas para direcciones y para datos.
16 lneas de direcciones
16 lneas de datos
1 lnea de control de lectura escritura (r/w)
Multiplexados
Uso de las mismas lneas.
16 lneas de direcciones datos
1 lnea de control de lectura escritura (r/w)
1 lnea de control para definir direcciones datos (a/d)
Menos lneas pero mas circuitera. Prestaciones?
Notas de Clase 8 16
Arbitraje del bus

El control del bus puede necesitar ms de un
mdulo.
Ejemplo: CPU y el controlador DMA
Slo una unidad puede transmitir a travs del
bus en un instante dado.
Los mtodos de arbitraje se pueden clasificar
como centralizados o distribuidos.
Notas de Clase 8 17
Arbitraje centralizado

Un nico dispositivo hardware es responsable de asignar
tiempos en el bus: Controlador del bus rbitro
Puede estar en un mdulo separado o ser parte del procesador.
Notas de Clase 8 18
Arbitraje distribuido

Cada mdulo
puede controlar el
acceso al bus.
Cada mdulo
dispone de lgica
para controlar el
acceso.
Notas de Clase 8 19
Temporizacin

Forma de coordinar los eventos en el bus.
Temporizacin sncrona
La presencia de un evento est determinada por un reloj.
El bus incluye una lnea de reloj.
Un intervalo desde un uno seguido de otro a cero se
conoce como ciclo de bus.
Todos los dispositivos del bus pueden leer la lnea de reloj.
Suele sincronizar en el flanco de subida.
La mayora de los eventos se prolongan durante un nico
ciclo de reloj.
Notas de Clase 8 20
Temporizacin sncrona

Notas de Clase 8 21
Reloj
Lectura
Lneas de
direccin
Lneas
de datos
Inicio
Recono-
cimiento
Temporizacin asncrona

Notas de Clase 8 22
MSYN
SSYN
Lectura
Lneas de
direccin
Lneas de
datos
Bus PCI

Interconexin de Componente Perifrico.
Intel cedi sus patentes al dominio pblico.
Notas de Clase 8 23
32 o 64 bits.
32 bit a 33MHz = 133 MB/s
64 bit a 66MHz = 528 MB/s
Comandos
Transaccin maestro - esclavo.
Maestro toma control del bus.
Determina tipo de transaccin.
lectura escritura
Fase de direccionamiento.
Una o ms fases de datos.
Lneas de seal PCI
49 lneas obligatorias
Lneas del sistema
Incluyen reloj y reset.
Terminales de direcciones y datos
32 lneas multiplexadas para direcciones y
datos.
Lneas para interpretar y validar eventos.
Terminales de control de la interfaz
Temporizacin y Coordinacin
Terminales de arbitraje
Lneas no compartidas.
Conexin directa al rbitro del bus PCI.
Terminales para seales de error
Notas de Clase 8 24
51 lneas opcionales
Extensin a 64 bits
32 lneas adicionales.
Lneas multiplexadas.
2 lneas para transferir a
64 bits.
Sistema con Bus PCI tpico

Notas de Clase 8 25
Notas de Clase 8 26
Pentium MMX
266 MHz
66 MHz 64 bits 1 dato x clock
L1
CPU
533 MBS
L2
66 MHz
15 nSeg
16 MHz
60 nSeg
NORTH
BRIDGE
SOUTH
BRIDGE
SUPER
I/O
133 MBS
8 MBS
Bus PCI
33 MHz
Video
PCI
USB
Mouse Kbd
PCI
ISA
COM
LPT
Floppy
Pentium MMX 266 MHz

FSB = Front Side Bus
66,66 MHz x 64 bits x 1 dato.clock =
533 MBytes/seg
Bus PCI
33,33 MHz x 32 bits x 1 dato.clock =
133 MBytes/seg
Notas de Clase 8 27
Evolucin de jerarqua de bus (1)

Notas de Clase 8 28
Notas de Clase 8 29
Pentium II
450 MHz
PCI
800 MBS
225 MHz
L2 L1
1/2
CPU
100 MHz
NORTH
BRIDGE
SOUTH
BRIDGE
AGP
533 MBS
AGPX2
SDRAMDIMM
SPC-100
133 MBS
Bus PCI
33 MHz
USB
ATA 1
ATA 2
33 MBS
SUPER
I/O
8 MBS
ISA
Mouse Kbd
COM
LPT
Floppy
Notas de Clase 8 30
FSB = Front Side Bus
100 MHz x 64 bits x 1 dato.clock = 800 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 2 datos.clock = 533 MBytes/seg
ATA-UDMA
8,33 MHz x 16 bits x 2 datos.clock = 33 MBytes/seg
PC100 SDRAM DIMM
100 MHz x 64 bits x 1dato.clock = 800 MBytes/seg

Pentium II 450 MHz
Notas de Clase 8 31
Evolucin de jerarqua de bus (2)

Notas de Clase 8 32
Pentium III
1,4 GHz
PCI
L1 L2
CPU
1066 MBS
133 MHz
MCH
IOC
1.066 MBS
AGPX4
AGP
SDRAM
DIMMS
PC-133
133 MBS 33 MHz
ATA 1
ATA 2
100 MBS
Hub Interface 266 MBS
Sper
I/O
Notas de Clase 8 33
MCH = Memory Controller Hub
IOC = I/O Controller

FSB = Front Side Bus
133,33 MHz x 64 bits x 1 dato.clock = 1066 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 4 datos.clock = 1066 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC133 SDRAM DIMM
133,33 MHz x 64 bits x 1dato.clock = 1066 MBytes/seg

Pentium III 1,4 GHz
Notas de Clase 8 34
Athlon XP 3200+
2,2 GHz
333 MHz 2667 MBS
L1 L2
CPU
AGP
NORTH
BRIDGE
SOUTH
BRIDGE
DDR SDRAM
DDR DIMMS
PC-2700/DDR333
PCI
33 MHz
AGP 8X
2667 MBS
Notas de Clase 8 35
FSB = Front Side Bus
166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC2700 DDR DIMM (DDR 333)
166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg

Athlon XP 3200+ 2,2 GHz
Notas de Clase 8 36
Pentium IV
3,6 GHz
800 MHz 6400 MBS
L1 L2
CPU
AGP
2133 MBS
AGP 8X
MCH
DUAL-CHANNEL
PC3200/DDR400
6400 MBS
IOC
Hub Interface 266 MBS
PCI
Sper
I/O
Notas de Clase 8 37
FSB = Front Side Bus
200 MHz x 64 bits x 4 datos.clock = 6400 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC3200 DDR DIMM (DDR400)
200 MHz x 64 bits x 2 dato.clock = 3200 MBytes/seg

Pentium IV 3,6 GHz
Bus de altas prestaciones

Notas de Clase 8 38
Procesador
SCSI FireWire Grficos Vdeo
Memoria
principal
Cache/adaptador
Serie Interfaz con el
bus de
expansin
FAX
LAN
Modem
Bus local
Bus del sistema
Bus de alta velocidad
Bus de expansin
Notas de Clase 8 39
Evolucin de jerarqua de bus (3)

Notas de Clase 8 40
Evolucin de jerarqua de bus (4)

Notas de Clase 8 41
Intel core i7

Notas de Clase 8 42
Evolucin de jerarqua de bus (5)

Lecturas recomendadas

Organizacin y Arquitectura de Computadoras, William
Stallings, Captulo 3, 5
ta
ed.
Diseo y evaluacin de arquitecturas de computadoras,
M. Beltrn y A. Guzmn, Captulo 2 Apartado 2.8, 1
er
ed.

www.pcguide.com/ref/mbsys/buses/
Pginas de fabricantes

Notas de Clase 8 43