s Ec .

12- 5
PI LA. SUBRUTI NAS E I NTERRUPCI ON
gs
Di recci onami ento i ndexado: Las i nstrucci ones en este modo con-
tienen 3 bytes con los ltimos dos conformando una direccin de 16 bits.
La parte d-e Ia direccin de la instruccin se agrega al valor presente alma-
""t
do en el registro ndice
para obtener la direccin efectiva. El registro
ndi ce se i ncrementa a menudo o se decrementa
para faci l i tar l a ej ecuci n
de los bucles del programa y tener acceso a tablas de datos almacenados
en l a memori a.
Di recci onami ento de regi stro base: Este es si mi l ar al modo de di -
recci onami ento i ndexado, excepto
que l a parte de di recci n de l a i nstruc-
cin consiste de un nmero de bits que es menor
que el nmero de bits
requeri dos,
para una di recci n compl eta. La di recci n efecti va se cal cul a
agregando ei contenido de un registro ndice a la direccin
parcial en Ia
i strucci n. El regi stro usado en el modo se l l ama a menudo regi stro base
en vez de regi strJndi ce. El regi stro base reti ene una di recci n base y l a
di recci n truncada en l a i nstrucci n especi fi ca un despl azami ento con res-
pecto a l a di recci n base.
Di recci onami ento
i ndi recto: En este modo l a parte de l a di recci n
de l a i nstrucci n especi fi ca l a di recci n donde se al macena l a di recci n
efecti va. El control ee l a parte de l a di recci n de l a i nstrucci n
y l a usa
para di recci onar l a memori con el fi n de l eer l a di recci n efecti va. La me-
moria debe ser accesada de nuevo
para leer el operando si la instruccin es
>\ \\n sp:*.,ss . R s \r is=t.rsqoii:o &c tis ca<ttcl --ta- {rlqeoin efeotirr a eq
fu iti".i"
de bifurcacin
la cual es trasferida
al PC '
Di recci onami ento
i ndi recto
i ndexado:
Este es un modo de di recci o-
namiento
indirectol e;;"pt"
que la parte de direccin de la instruccin
se
;;; ;i .o"t""iJ
"i i"gittlt" ndice
para dterminar
la direccin donde
sJ ai macena
l a di recci n efecti va en l a memori a'
-- --
i"-procesadores
especficos
emplean varios modos de direcciona-
miento,
pero muy ,ur"-urrt. una unidd tiene todos los modos de direccio-
namiento enumerados
aqu. Para poder escribir
programas para un micro-
computador
es necesari
"ono""t-
el tipo de instrucciones disponibles
y
ertur total*ente
familiarizado con los. modos de direccionamiento
usados
en el microprocesador.
12. 5 PI LA, SUBRUTI NAS E I NTERRUPCI ON
Una caracterstica til incluida en la mayora de los computadores
es una
pi fu " memori a l l amada tambi n l i sta de l ti mo en entrar
pri mero en sal i r
i i .i fOl .
Una
pi l a es un di sposi ti vo de al macenami ento
que acumul a i nfor-
maci n de tal manera
que ei tem al macenado de l ti mo sea el pri mer tem
recuperado. La operacin de la pila se compara a menudo con una
pila de
bandej as. La l ti ma bandej a en l a pi l a es l a pri mera que se qui ta.
una
pi l a es muy ti l para una seri e de apl i caci ones
y su organi zaci n
conl l eva caractersti cas
especi al es
que faci l i tan muchas tareas de
proce-
sami ento de datos. Por ej mpl o, una
pi l a se usa en al gunas cal cul adoras
i l 4 DI SEO DEL SI STEMA DEL MI CROCOMPUTADOR
Inserta:
.tP
.tp
+ I
I t l SPl
+
t rggg
Sacar: DBUS
*
MSP\
Sp- Sp-
I
c AP. 12
el ectrni cas y
computadores para faci l i tar
l a eval uaci n
de l as expresi ones
ari tmti cas.
su uso.en
el mi roprocesador
est i ri ;i i l ;i -.u
,o"yora para
el manej o de subruti nas
e i nterrupci ones.
nn.rtu,.?.i ;.,
expl i ca l a ope_
aci n de una pi l a y
se
-restri nge
i a di scusi n
" "qr"i ,
bri caci ones
encon_
tradas en mi croprocesadores.
Pi l a de memor i a
una pi l a
de memori a
es esenci al mente
una parte
de l a uni dad de memori a
accesada por
una d.i recci n que
si empre
se i ncrementa
o decrementa
des-
pus
del acceso de l a memoti "
pJ t"gi .tro que
al macena
l a di recci ; pa;
l a pi l a
se l tama i ndi cador
de..!a pi ta (,?)
dei ao; q;;;;";tor
i ndi ca
si em-
pre
al tem superi or de l a pi l a.
Las os operaci on*
d"-1"' l ".on
Ia i nser_
cin y
desecho de los tems. La operacin
de inserci"-.i
ltu,o ;;;;;;,
fryl
v
se pu.ede.pensar
como el rsulrado
d; r;J;;,rn"i,rruo
rem sobre
l a parte
superi or de i a ni l a. r.a operaci n
de deseci o se l l aa sacor (pop) y
puede pensarse.u--1:l
resurtad
de qui tar
o sacar
""
i l .- . -u".i "u
i !
ni l a
sal ga. si n embargo nada.se empuj a
o ." ru"" ar
""u' pi ru
de memori a.
Estas operaci ones
se si muran i ncrementando
o uar"*"rrndo
er regi stro
del i ndi cador
de l a pi l a.
se debe tene en cuenta que
una pi l a
debe ser col ocada
dento del mi -
croprocesador
si n necesi dad
de referi rse
a l a memorl u. e, l caso se cons-
tl yve.l a pi l a
con regi srros y
se re l l ama pi ra
de ,i i i ti ol .
ni -tamao
de una
pi l a
de regi stros
se l i mi ta por
el nmero de ,"si .t-, q"l i te conti ene.
una
pi l a
de memori a pue.d:
ctecet y
o"rput too ei ..p".i
J"-i ru-o.i "
si es ne-
cesari o.
se expl i car
l a organi zacn de l a pi l a
."*i """ que
sta resi de
en la memoria. La misma rganizacin
se aplica a la pila
de registros,
ex-
cepto que
las operaciones
de invencin y erech
..
-.-*utu"
dentro del
mi croprocesado
si n hacer referenci a
a l a memori a.
La F' i gura 12-8 muestra una porci n
de una uni dad de memori a
organi _
zada como.una pi l a.
El regi stro i ndi cado
a" fu pi ful spl -ui _"""rr"
un n_
rner. bi nari o cuyo val or es i gual a l a di recci n
"r i i "i " q"e*Lsta
al presente
en l a parte
superi or
de l a pi ra.
Tres tems son armacerrdo.
ar presente
en
r-
Direccin
Y
m* 4
m* 3
m* 2
m* l
m
Memori a
Indicador
do
pi l a (SP)
Figura
l2-8 Operaciones
de la pila
de memoria
sEc. 12- 5 PI LA" SUBRUTI NAS E I NTERRUPCI ON
i l S
l a pi l a: -A, B y
C en di recci ones consecut i vas m, rn+l y m+2 respect i va-
mente. El tem C en l a di recci n rn
+2
est en l a parte
superi or de l pi l a
de
manera que
SP contenga ahora m
+
2. Para qui tar
el tem superi or se saca
parte de la pila leyendo el item de la direcci6n m
*
2 y
decrementando sp.
El tem B pasar
ahora a l a ci ma de l a pi l a debi do a que el sp conti ene l a
di recci n m
+
l . Para i nsertar un nuevo tem se empuj a l a pi l a aumentando
el sP y
escri bi endo un nuevo tem en l a parte superi or d l a pi l a. Ntese
que
el tem c ha sido ledo pero
no ha sido fisicamente removido. Esto
no importa en lo que respecta a la operacin de la pila porque
cuando se em-
puj a l a pi l a se escri be un nuevo tem en l a ci ma de l pi i a i ndependi ente-
mente de l o que estaba anteri ormente.
La posi ci n
del i ndi cador de pi l a en un mi croprocesador puede encon-
trarse en el di agrama de bl oque de l a Fi gura l 2-5. El sP puede especi fi car
una di recci n para Ia memori a por medi o del bus de di recci onami ento-. ABUS.
Los datos trasferidos a la pila
de memoria y al microprocesador pasan a
travs del bus de datos DBUS. Para escribir proposiciones
de traslerencia
entre registros significativos para las operaciones de la pila, se asume que
los datos se trasfieren de y al registro A.
La operaci n de i nsertar A se defi ne por l as proposi ci ones:
^lP +-- SP * I
MlsPl +- A
el sP se i ncrementa para que se i ndi que al si gui ente l ugar vaco de l a pi l a.
El conteni do del regi stro A se col tca en DBUS, el conteni do de sp se
"ol oca
en ABLl s y se i ni ci a l a operaci n de wR
(escri tura).
Esto i nserta el conte-
ni do de A en l a cumbre de l a pi l a y el SP i ndi ca ese l ugar.
La operacin de sacor de A se define por medio de las proposiciones:
A <- MlsP)
.SP<_ SP
_
I
El conteni do del SP se col oca en ABUS y se i ni ci a una operaci n de 8D
(l ec-
tura). La memori a l ee l a pal abra es una di recci n dada y l a col oca en DBUS.
El microprocesador acepta la palabra del DBUS y la trasfiere al registro A.
El SP se decrementa para que i ndi que el byte de una di recci n i nferi or, el
cual estar en l a ci ma de l a pi l a.
Las dos operaci ones de i nsertar y sacar de l a pi l a son
(1)
un acceso a
l a memori a por medi o del SP y (2) l a actual i zaci n del SP. Dependi endo de
la organizacin de la pila
se determina cul de las dos operaciones se hace
pri mero y si el SP se actual i za por
medi o del i ncremento o del decremento.
En l a Fi gura 12-8 l a pi l a crece pr aum.ento de l a di recci n de memori a. La
pi l a puede hacerse crecer di smi nuyendo l as di recci ones de memori a como
se muestra en l a Fi gura 12-9. En tal caso el SP se decrementa para l a opera-
ci n de i nsertar datos a l a pi l a y se i ncrementa para sacar datos. Una pi l a
puede ser organizada de manera que el SP indique el siguiente lugar uaco
por enci ma de l a pi l a. En este caso l a secuenci a de operaci ones de actual i -
zacin del SP
y acceso de memoria deben ser intercambiadas. Esta ltima
configuracin fue demostrada en la Figura 10-20 para la pila de registros de-
fi ni da en l a Fi gura 10-19.
546 DI SEo DEL SI STEMA DEL MI CROCOMPUTADOR
cAP. 12
El i ndi cador de Ia pi l a se carga con un val or i ni ci al por medi o de una
i nstrucci n det ti po trasferenci a. Este val or i ni ci al debe ser l a di recci n de
l a base de una
pi l a asi grrada en l a memori a. De aqu en adel ante, el SP se
i ncrementa o decrementa automti camente en cada operaci n de i nsertar
o sacar datos de Ia pi l a. La ventaj a de una
pi l a de memori a es que el proce-
sador puede referi rse a el l a si n tener que especi fi car una di recci n
ya que
l a di recci n est si empre di sponi bl e
y actual i zada automti camente en el
i ndi cador de l a pi l a. As, un procesador puede hacer referenci a a una
pi l a
de memori a si n especi fi car una di recci n. Por esta razn, l as i nstrucci ones
que i ncl uyen operaci ones de pi l a se l l aman de di recci n cero o i nstrucci ones
i mpl ci tas.
Subr ut i nas
Una subruti na es una secuenci a
que conti ene en s i nstrucci ones
para ej e-
cutaq una tarea dada. Durante la ejecucin normal del programa, puede ser
llam'6{a la subrut.ina para ejecutar su funcin muchas veces en varios pun-
tos del programa pri nci pal . Cada vez que se l l ame una subruti na, se ej ecuta
una bi furcaci n o sal to al comi enzo de l a subruti na
para comenzar a ej ecu-
tar un conj unto de i nstrucci ones. Una vez se haya ej ecutadu l a subruti na
se hace una bi furcaci n o sal to de regreso al programa pri nci pal . Debi do a
que la bifurcacin de una subrutina y el regreso al programa principal es
una operacin comn, todos los procesadores contienen instrucciones eS-
peci al es para faci l i tar l a entrada a l a subruti na
y el regreso.
La i nstrucci n
que trasfi ere el control a l a subruti na es conoci da con
di ferentes nombres. Los nombres ms comunes usados son subrui na de
ttrOmado, subruti na de sal to y subrutna de bi furcaci n. Una i nstrucci n de
subruti na de l l amado consi ste de un cdi go de operaci n conj untamente
con l a di recci n
que especi fi ca el comi enzo de l a subruti na. La i nstrucci n
se ej ecuta medi ante el l ogro de dos tareas:
(1) El control se trasfi ere al
comi enzo de l a subruti na.
(2)
La di recci n de l a si gui ente i nstrucci n en el
programa de l l amado se al macena en un l ugar temporal de manera
que l a
subruti na conozca a dnde regresar. La l ti ma i nstrucci n de cada subru-
tina, comnmente llarnada regreso de la subrutina tras{tere el control a Ia
i nstrucci n en el programa de l l amado cuya di recci n fue al macenada ori -
gi nal mente en un l ugar temporal .
Los mi croprocesadores usan Ia pi l a para al macenar l a di recci n de re-
greso cuando se mani pul an l as subruti nas. Esto se l ogra i nsertando l a di -
recci n de regreso a l a pi l a cada vez que se l l ama una subruti na. La i nstruc-
ci n de regreso de l a subruti na se l ogra al sacar de l a pi l a l a di recci n de
regreso que se leer y se trasferir al control del programa en esta direc-
ci n.
La Fi gura 12-9 demuestra, por ej empl o, el proceso de l as l l amadas de
subruti na y regreso en un mi croprocesador de 8 bi ts. Se muestran tres par-
tes separadas de la memoria: el programa principal, un programa de subru-
ti na y una pi l a de memori a. El computador ej ecuta ahora el programa pri n-
ci pal con el PC i ndi cando l a i nstrucci n en el l ugar 3500. El programa de
subruti na comi enza en el l ugar 2673 y l a parte superi or de l a pi l a se especi -
--q
sEc. 12- 5 PI LA, SUBRUTI NAS E I NTERRUPCI ON
g7
fi ca por el SP en l a di recci n 7803. Esto se muestra en l a Fi gura 12-9(a)
con todas l as di recci ones conformadas con val ores hexadeci mal es. La i ns-
trucci n de l l amado de subruti na, ti ene asoci ada con el l a, una di recci n
de dos bytes
y cada byte ocupa un l ugar de memori a. La l ti ma i nstrucci n
de l a subruti na en el l ugar 2686 ti ene un cdi go de operaci n de l a i nstruc-
ci n de regreso de l a subruti na. La ci ma de l a pi l a conti ene ahora un byte
(desi gnado por el hexadeci mal 46), pero esto no es tan i mportante para l a
di scusi n presente.
La ej ecuci n de l a i nstrucci n de l a subruti na de l l amado en el progra-
ma pri nci pal se l l eva a cabo de l a si gui ente manera:
(1) La di recci n aso-
ci ada con l a i nstrucci n
(2673)
se trasfi ere al PC.
(2)
La di recci n de regre-
so al programa pri ncrpal (3503) se i nserta a l a pi l a. El resul tado de estas
dos operaci ones se muestran en l a Fi gura 12-9(b). El PC i ndi ca el l ugar
2673, el cual es Ia di recdi n de l a pri mera i nstrucci n en l a subruti na. La
di recci n de regreso 3503 se i nserta a l a pi l a y ocupa dos bytes de memori a.
El computador conti na ahora l a ej ecuci n de l as i nstrucci ones en el pro-
grama de subruti na
ya que el PC i ndi ca l a pri mera i nstrucci n de l a sub-
ruti na.
Cuando l a l ti ma i nstrucci n de l a subruti na es al canzada en l a di rec-
ci n 2686, el computador ej ecuta una i nstrucci n de subruti na de regreso
sacando l os dos bytes superi ores de l a pi l a y col ocndol os en el PC. La si -
tuaci n se i l ustra ahora en l a Fi gura 12-9(c). El PC ti ene ahora l a di recci n
3503
y conti na l a ej ecuci n del programa pri nci pal y el SP regresa a una
posi ci n i ni ci al .
El mi croprocesador mostrado en l a Fi gura l 2-5 ej ecuta l a i nstrucci n
de l l amado de subruti na pasando por ci nco ci cl os de memori a y sei s opera-
ci ones i nternas:
IR <- MIPCf
,
PC <- PC + | l eer cdi go de operaci n
AR(H) <- Ml PCl , PC <- PC + | l eer el pri mer byte de l a di recci n
AR(L)<- Ml PCl , PC <- PC + | l eer el segundo byte de Ia di recci n
sP<-sP
-
l, M[sP]<-PC(H)
sP<-sP
-
l, M
[sP]<-
PC(L)
PC +- AR
IR <- MlPCl, PC <- PC + |
PC(L) +- MlSPl, SP <- SP + I
PC(H) <- MISPI, SP <- SP * r
i nsertar el pri mer byte de Ia di recci n
de regreso
i nsertar el segundo byte de l a di recci n
de regreso
bi furcar a l a di recci n de l a subruti na
l eer el cdi go de operacrn
sacar el segundo byte de l a di recci n
sacar el pri mer byte de l a di recci n
La i nstrucci n de regreso de l a subruti na se ej ecuta con tres ci cl os de me-
mori a y l a actual i zaci n del PC y el SP:
O N o
a o
r r r r
v o
A E
fl a
Q a
a c !
L
X ;
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oE
r . 9
c d t s
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a
l,
C ct -/
o 6 h r,
m m -,
h
q vt 6
o o 6 m

r
I
o

a l
I
U)
I
L
g8----r
s Ec . 12- 5
PI LA, SUBRUTI NAS
E I NTERRUPCI ON gg
La ventaj a de usar
.una
pi l a para-al macenar
l a di recci n de regreso
es
que
al l l amar l a subruti na,
l a di recci n
de regreso ." i ".urtu haci a l a pi l a
automti camente
y
el programador
no ti ene qe
trat. reco.dar
l a di ec-
ci n donde se al macena
Ia di recci n
de regreso.
si se l l ama otra subruti na
por
medi o de una subruti na
corri ente, se i nserta l a nueva di recci n
de e_
greso,a
l a pi l a y
as sucesi vamente.
La i nstrucci n
de."gt".o
de l a subru-
ti na hace sacar automti camente
de l a pi l a p;r;
"bt";;
ra di ecci n
de
regreso del ltimo programa
que
ra ilam. fui, la .;r;;i"" que
existe es
si empre l a l ti ma subruti na que
fue l l amada.
I nt e rru pci n
El concepto de i nterrupci n
de programa
se usa para
mani pul ar
una vari e-
dad de probl emas
que
surgen a-rai de l a secueri .i "
J"i p."grama
normal .
La i nterrupci n
del programa
se refi ee a l a trasferenci a
de control de un
programa que
est trabaj ando
corri entemente
a otro programa
de servi ci o
como resul tado de una seal de control generada
externaente.
una de ras
entradas de control en er_mi crop.o""ruJo,
de l a Fi gura-i i -
," denomi na
i nterrupci n (i nterrupt).
cada mduro de i nter"o.r"*r.r
u.
"up""
de i nte-
rrumpir la operacin normal
de los microprocesadores
.u^i.ri.tru.rdo
una
seal en su termi nal
de entrada de control . La i nterrup"i o' pu"a.
ser una
requi si ci n
de servi ci o
o un reconoci mi ento
del servi ci real i zado
anteri or-
mente por
l a i nterconexi n.
-consi drese
por
ej empl o, el caso del - m_i crocomputador
que
est proce-
sando un gran
vol umen de datos, parte
de l os cual s sern envi ados
a una
i mpresora.
El mi croprocesador p*r-udu
envi ar un byte "-uto, dentro de
varios intervalos
de pulso.
de reloi, pero ello le podia
to-". al impresor
el
equi val ente
de muchos pj ]so1de
i er del proced;;,;;;;-pri mi r
actual _
mente el caracter especificado por
"i
bytl de datos.
-nt
p.o""r"dor
podra
entonces permanecer
.l atentg
en espera de qg9
el i mpresor pueda
u"eptu,
el si gui ente byte de datos.
si hay .,u
""pui dad
de i nterrupci n
di sponi _
bl e,.el mi croprocesador puede
"tr.ri u, ""
yte Je J"t"r"l l ""go
conti nuar
real i zando
otras tareas de procesami ento
de datos. cuando"el
t;;;;
est di spuesto a acepf' ar
el si gui ente
byte e aato. J" p""au
hacer una
peticir
de
-interrupcin
por
medio de ia entra" Jui .oniror de interiuy
ci n. cuando el mi croprocesador
reconozca
l a i nterrupci J",
rt" suspende
el programa
que
est trabaj ando-al .presente
y
se bi furca o sal ta a un pro_
grama
de. servi ci o que
ervi ar el si gui ente
yte ae datos. una vez q";
."
haya envi ado el byte
,al
i mpresor,
l p.o"".do.
."g.".u ul p.ogruma que
fue i nterrumpi do
mi entras que
se est i mpri mi endo
e"r caracter.
El procedi mi ento
de i nterrupci n
es en pri nci pi o
muy si mi l ar
a un l l a_
mado de subruti na,
excepto qu
l " bi furcai n
"r
i ni rJu por
una seal
externa en vez de una i nstrucci n
en el progr"*".
Cor"o l n ta subruti na
de l l amado,
una i nterrupci '
al macena
l ai ."."".i "
au' r"ug."uo
en l a pi l a.
una i nstrucci n
de Il amado
de subruti na
conti ene l a di recci n
de bi furca_
ci n de l a subuti nu.
gr el ,procedi mi ento
de i "t"r..rp"i oi rl "tu
ai r"""i n
de
bi furcaci n para
l a ruti na
d servi ci o
l bu ,u. r;;--i ;;;;a
p.r,
l os mate-
ri al es (ci rcui tos).
La forma
como un ni .ropro"-".";;;."
l a di recci n
I
I

,
I

t
,
-
55o DI SEo DEL SI STEMA DEL MI CROCOMPUTAOOR CAP. 12
de bi furcaci n en respuesta a una peti ci n de i nterrupci n vara de una
uni dad a otra. En pri nci pi o hay dos mtodos de l ograr esto. El uno es l l ama-
do i nterrupci n uectoral y el otro i nterrupci n no uectori al . En una i nte-
rrupci n no vectori al , l a di recci n de bi furcaci n es un l ugar fi j o en l a me-
mori a o se al macena en un l ugar fi j o en l a memori a. El ci cl o de i nterrupci n
al macena l a di recci n de regreso del PC a l a pi l a y l uego prepara al PC al a
di recci n de bi furcaci n predetermi nada. En una i nterrupci n vectori al ,
Ia fuente de i nterrupci n en s mi sma sumi ni stra l a i nformaci n de bi fur-
caci n al mi croprocesador. Esta i nformaci n, trasferi da por medi o de l a
barra de datos se denomi nar uector de i nterrupci n- El ci cl o de i nterrup-
ci n al macena pri mero l a di recci n de regreso, conteni da en el PC, dentro
de l a pi l a. Si el vector de i nterrupci n es una di recci n, el mi croprocesador
l o acepta de l a barra de datos y l o trasfi ere ai PC. En al gunos mi croproce-
sadores se asume que el vector de i nterrupci n es una i nstrucci n de l l a-
mado de subruti na. El mi croprocesador acepta Ia i nstrucci n proveni ente
del bus de datos y l a col oca en el regi stro de i nstrucci n para proceder a
ej ecutarl a.
El regreso de l a ruti na de servi ci o al programa i nterrumpi do ori gi nal
es si mi l ar a un regreso de subruti na. La pi l a se hace sacar l a di recci n de
regreso al macenada previ amente al l para trasferi rl a al PC.
Un mi croprocesador puede tener l neas de entrada de i nterrupci n sen-
ci l l as o ml ti pl es. Si hay ms fuentes de i nterrupci n que termi nal es de
entrada de i nterrupci n en el mi croprocesador se procede a conectar a una
compuerta OR dos o ms fuentes para formar una l nea comn para el mi -
croprocesador. Una seal de i nterrupci n al mi croprocesador puede ori gi -
narse en cual qui er momento durante l a ej ecuci n del programa. Para asegu-
rarse que no hay perdi da de i nformaci n, el mi croprocesador reconoce l a
i nterrupci n sol amente despus de que l a ej ecuci n de l a i nstrucci n co-
rriente se haya completado
y si el estado del procesador la garantiza. La
Fi gura 12-10 muestra una confi guraci n de i nterrupci n vectori al posi bi e.
El di agrama muestra cuatro fuentes conectadas a una OR
para conformar
una entrada si mpl e de peti ci n de i nterrupci n. El mi croprocesador ti ene
dentro de s un fl i p-fl op de habi l i taci n de i nterrupci n
(IEN) que puede
ser puesto a uno o cero con i nstrucci ones del programa. Cuando IEl / se po-
ne a cero o se borra se desecha l a peti ci n de i nterrupci n. Si IEN se pone
a uno y el mi croprocesador est al fi nal de l a ej ecuci n de una i nstrucci n,
el mi croprocesador reconoce l a i nterrupci n habi l i tando IN?ACK. La f' uen-
te de i nterrupci n responde a INTACK col ocando un vector de i nterrup-
ci n en DBUS. El fl i p-fl op IEN control ado por programa permi te al progra-
mador deci di r si puede usar l a faci l i dad de i nterrupci n o no. Si hay una
i nstrucci n para borrar el fl i p-fl op /EN dentro del programa, si gni fi ca que
el programador no qui ere que el programa se i nterrumpa.
(IEl / se borra con
l a seal de puesta a cero). Una i nstrucci n para poner a uno l EN i ndi ca que
l a faci l i dad de i nterrupci n ser usada mi entras que el programa est en
marcha. Al gunos mi croprocesadores usan un bi t de i nterrupci n enmasca-
rado en el registro de condicin en vez de un flip-flop .IEly' separado.
Asmase que el vector de i nterrupci n sumi ni strado al bus de datos
es una di recci n de 8 bi ts. El mi croprocesador responde a una requi si ci n
de i nterrupci n haci endo l as si gui entes operaci ones:
Fuente de interrupcin
Vector de
i nt errupci n
Mi croprocesador
Fi nal de
i nst ucci n
de ej ecuci n
errupcl o
Habi l i t aci n
de i nterrupci n
Reconoci mi ento
de i nterrupci n
I . \ TACK
(I \ TACA' )
Fi gura l 2-1O Confi guraci n de l a i nterrupci n vectori al
sP<-- sP + l , MIP]<-
pc(H)
empuj ar el pri mer
byte de l a di recci n
de regreso
.sP <- sP + l, M[.sP] <- PC(L) empujar el seg'ndo byte de la direccin
de regreso
INTACK <- 1
habi l i tar el reconoci mi ento
de i nterrupci n
PC(H)<-0, PC(L)<- DBUS
trasferi r l a di recci n vector al
pC
IEN <_O
i nhabi l i tar i nterrupci ones posteri ores
De esta manera l a fuente de i nterrupci n puede
especi fi car cual qui er di rec-
ci n vector entre 0 y
255 para servi r como di recci n de bi furcaci n a una
ruti na de servi ci o. IEN se borra para i nhabi l i tar i nterrupci ones posteri o-
res. EI programador puede poner a uno lEN en el programa
de onde es
adecuado habi l i tar i nterrupci ones posteri ores.
El regreso de una i nterrupci n es si mi l ar al regreso de un subruti na.
se sacan val ores de l a pi l a y l a di recci n de regreso se trasfi ere al
pc.
I nt er r u pci n pr i or i t ar i a
En l a anteri or di scusi n, se ha tratado un mtodo para generar
una di rec-
ci n vector de una ruti na de servi ci o para i nterrup;i n.
si t
"y
sol amente
una fuente capaz de sol i ci tar servi ci o se conoce l a fuente de l a i nterrupci n
y el programa
de sevi ci o puede
empezar i nmedi atamente
l a ruti na de ser-
vi ci o. A menudo, se l es permi te
a muchos di sposi ti vos ori gi nar peti ci ones
551
552 DI SEo DEL SI STEMA DEL MI CROCOMPUTADOR
cAP. 12
de i nterrupci n
y l a pri mera tarea de una ruti na de i nterrupci n es i den-
ti fi car l a fuente de l a i nterrupci n. Hay tambi n l a posi bi l i dad de que va-
ri as fuentes sol i ci ten el servi ci o de peti ci n si mul tneamente. En este caso,
el programa de servi ci o debe deci di r cul fuente va a servi r pri mero.
El mtodo ms comn de mani pul ar ml ti pl es i nterrupci ones es comen-
zar l a ruti na de servi ci o haci endo un sondeo de l as i nterconexi ones a fi n de
i denti fi car aquel l a que ha generado l a requi si ci n. La ruti na de servi ci o
prueba cada fuente en secuenci a para buscar si Ia seal de i nterrupci n
est acti vada. Una vez se haya i denti fi cado una i nterrupci n se descartan
l as dems i nterrupci ones hasta que se haya compl etado una ruti na de ser-
vi ci o para una fuente parti cul ar.
l Jna i nterrupcn
pri ori tari a es un si stema de i nterrupci n
que esta-
bl ece una pri ori dad sobre vari as fuentes para determi nar cul condi ci n
se va a setui r
pri mero, cuando l l egan dos o ms requi si ci ones si mul tnea-
mente. El establ ecer l a pri ori dad de l as i nterrupci ones si mul tneas se
puede l ograr medi ante l a programaci n o por conformaci n de l os materi a-
i es. Por el mtodo de l a programaci n hay sol amente una di recci n vector
para todas l as i nterrupci ones. El programa de servi ci o comi enza en l a di -
recci n vector
y sondea l as fuentes de i nterrupci n en secuenci a. El orden
en el cual se prueban l as fuentes determi na Ia pri ori dad de cada peti ci n
de i nterrupci n. La fuente de mayor pri ori dad se prueba pri mero y si su
seal de i terrupci n est acti vada el control se bi furca a otra ruti na de
servi ci o
para esta fuente. De l o contrari o, se prueba l a si gui ente fuente en
pri ori dad y as sucesi vamente. As, l a ruti na de servi ci o i ni ci al para todas
l as i nterrupci ones consi ste de un programa que prueba l as fuentes de i n-
terrupci n en secuenci a
y que se bi furca a una de l as muchas ruti nas de
servi i o. La ruti na de servi ci o
parti cul ar al canzada
pertenece a l a fuente
de mayor
prioridad dentro de todas las fuentes
que pueden interrumpir el
procesador.
Las tcni cas de programaci n pueden, en teora, mani pul ar cual qui er
nmero de fuentes de i nterrupci n o cual qui er ni vel de pri ori dad sofi sti ca-
da. En l a prcti ca, si hay muchas fuentes de requi si ci n de i nterrupci n,
el ti empo rl queri do
para sondearl as
puede exceder al ti empo di sponi bl e
pa-
ta setui . el dl sposi ti vol /O, con el fi n de buscar l a i nterrupci n apropi ada.
En esta si tuaci n, una uni dad externa de i nterrupci n
pri ori tari a confor-
mada con materi al es
puede usarse
para al i gerar el proceso.
Una uni dad de i nterrupci n
pri ori tari a conformada con materi al es fun-
ci ona como una encargada de todo en un conj unto con si stema de i nterrup-
ci n. Esta acepta peti ci ones de i nterrupci n de muchas fuentes, determi na
cul de l as requi si ci ones entrantes es l a de mayor
pri ori dad y enva una
i nterrupci n al procesador basada en esta determi naci n. Para mej orar l a
vel oci dad de l a operaci n, cada fuente de i nterrupci n ti ene una di recci n
vector propi a para accesar di rectamente a su propi a ruti na de servi ci o' De
esta manera, no se necesita sondeo debido a que todas las decisiones se
establ ecen en l a uni dad de i nterrupci n pri ori tari a conformada con mate-
ri al es.
El ci rcui to
que confi gura l a funci n de
pri ori dad conformada con mate-
ri al es es un codfcador de pri ori dad. La l gi ca de este codi fi cador es tal
que si l l egan dos o ms ni vel es de entrada al mi smo ti empo, entonces Ia
sEc. 12- 5 pt LA,
SUBRUT| NAS E | NTERRUPCI ON
55:
entrada que tenga l a mayor pri ori dad
ser l a pri mera.
La sal i da de un co-
di fi cador de pri ori dad genera
una di recci n parci al para que el vector de
i nterrupci n sumi ni stre l a di recci n de bi furcaci n. La tabl a de verdad de
un codi fi cador de pri ori dad de cuatro entradas se da en l a Tabl a l 2-4. Las
{
"n.
l a tabl a desi gnan l as condi ci ones de no i mporta. La entrada .Ie ti ene
l a pri ori dad
mayor; de manera que
dependi endo der val or de l as oti as en-
tradas, cuando esta entrada es 1 l a sal i da genera l a di recci rr ry:00. rr
ti ene el si gui ente ni vel de pri ori dad. La sal i da es 01 si It
:
I y sl se ti ene
1o
:0,
i ndependi entemente
de l os val ores de l as otras dos entradas de me-
nor pri ori dad.
La di recci n parci al para 12 se genera sol amente si l as en-
tradas de mayor pri ori dad
son 0 y as sucesi vamente de manera decreci en-
te en l a gama
de pri ori dades.
Los ni vel es de pri ori dad
di cen si l as entradas
de menor ni vel generan
sus propi as
di recci ones parci al es
sol amente si to-
das l as entradas de mayor orden no estn sol i ci tando servi ci o. Una peti ci n
de i nterrupci n R es generada por el mi croprocesador sol amente cuando una
o ms entradas sol i ci tan una i nterrupci n.
Si todas l as entradas son cero,
l a sal i da B se convi erte en 0 y l a di recci n parci al no ser si gni fi cati va por-
que no ser usada por el mi croprocesador. Comnmente un mi croprocesdo.
no ti ene ms de cuatro fuentes de i nterrupci n. Un codi fi cador d pri ori dad
con ocho entradas, por
ej empl o, generar
una di recci n parci al
de i res bi ts.
-.
L?.di recci n parci al que sal e del codi fi cador se nr p".u
conformar l a
di recci n vector para
cada fuente de i nterrupci n.
po
ej empl o, l a di recci n
vector entregada al bus de datos despus de un econocimiento
de interrup-
ci n puede
ser de l a si gui ente forma:
000xy000
donde r y y son l os bi ts de entrada del codi fi cador de pri ori dad.
Los bi ts
parti cul ares
ry trasferi dos pertenecern
a Ia fuente de i nterrupci n
de ma-
yor pri ori dad.
Medi ante este procedi mi ento
el codi fi cador de pri ori dad
puede.especi fi car
una de cuatro di recci ones de bi furcaci n posi bl es.
Cada
di recci n vector especi fi ca l a di recci n de comi enzo de una ruti na de ser-
vi ci o de 8 bytes en l os 32 bytes i nferi ores de Ia memori a.
Tabla l2-4 Tabla de verdad del codificador de prioridad
Entrada
(Fuente
de
i nterrupci n)
Sal i das
:
I
i
I3 I2 Io I l
(Di recci n
parci al )
x y
(Peti ci n
de
i nterrupci n)
R
PI LA, SUBRUTI NAS E I NTERRUPCTON
I
I
I
I
0
XXX
I XX
0l x
001
000
I
0
0
0
0
00
0t
l 0
l l
XX
t-
12- 6 ORGANI ZACI ON DE LA MEMORI A
Un mi croprocesador debe comuni carse con l as memori as RAM
y ROM para
Ieer
1'
escri bi r i nformaci n bi nari a tal como i nstrucci ones, datos y di recci o-
nes. El tamao de l a memori a adj unta al mi croprocesador depende del
nmero de i nstucci ones y bytes de datos, necesari os para una apl i caci n
parti cul ar. Un mi croprocesador puede tener un bus de di recci ones con 16
l neas para acomodar 64K bytes de memori a. En muchas apl i caci ones, l a
canti dad de memori a necesari a puede ser menor que 64K bytes. Las pas-
ti l l as RAM
y ROM vi enen en una
gran vari edad de tamaos y l as pasti l l as
i ndi vi dual es deben i nterconectarse para formar el tamao deseado de me-
mori a.
Past i l l as RAM y ROM
Una pasti l l a RAM es ms adecuada para comuni carse con el mi croprocesa-
dor si ti ene una o ms entradas de control para sel ecci onar
y habi l i tar l a
uni dad baj o pedi do. Una caractersti ca conveni ente es un bus de datos bi -
di recci onal
para evi tar el agregar separadores del bus externos entre l a
RAM y el bus de datos. El di agrama de bl oque de una pasti l l a RAM adecua-
da para l as apl i caci ones de mi crocomputador se muestra en l a Fi gur{12-11.
La capaci dad de l a memori a es 128 pal abras de 8 bi ts cada una. Esta requi e-
re una di recci n de 7 bi ts y un bus de datos bi di recci onal de 8 bi ts. Las
entradas de l ectura y escri tura especi fi can l a operaci n de memori a
y l os
dos termi nal es de entrada de control para l a sel ecci n de pasti l l as (CS)
Selector 1 de pastilla
Selecto 2 de pastilla
Lectua
Escritua
Di ecci n de 7 bi t s
Bus de datos de 8 bits
CSI CS2 RD WR
Di agrama de bl oque
Funci n de memori a
( a)
0 0xx
I XX
000
001
0l x
I XX
Estado del bus de datos
Alta impedancia
Alta impedancia
Alta impedancia
Introducir datos al RAM
Saca datos de la RAM
Alta impedancia
ft) Tabla de funcin
Fi gura l 2-11 Past i l l a RAM t pi ca
csl
ast
Dn
l l 8 x 8
RAM
WR
AD7
Inhibir
Inhibir
lnhibir
Escibi
Lee
Inhibir
5g
sEc. 12- 6
son para habi l i t ar
l a
past i l i a
: . 911T": t "
cuando
st a es sel eccci onada rcr
e'
mi croprocesador'
La i tp""i i fi aad
de- ms de una entrada
de control
para
sel ecci onar
l a pasti l l a
^f"a' ci i l ;;
l ;"""di fi caci n
de l as l neas
de di recci ones'
cuando
se usan
t"t;;.;;;i rr"t
""
el mi crocomputador'
Las entradas
de
l ectura
y escri tura
.. .oi l ul .,un
al gunas_
veces en una sol a l nea denomi na-
da R/W.
Cuando
.. ' ;i ;;;i ;;;
"pasti l l a'
l os dos estados
bi nari os
de esta
i ;;;' ";;.i fi can
l as dos operaci ones
de l ectura v
escri tura'
La tabra de tunJi "o' n"i ri uu
en Ia Fi gura
r2-1r(b)
especi fi ca
l a opera-
ci n de l a pasti l l a nl i l .-
L^ uni dad
"rt
,n operaci n
sol amente
cuando
cs1: 1y
csz: u. i " ^uu. r r . ol ocada
enci ma
de l a segunda
var i abl e de se-
Iecci n
i ndi ca o,r.
,-tu-
""i .""
est
habi l i tada
cuando
sta es 0. si l as
entradas
de sei eccr"
a" i "-
p"sti l l a no se habi l i tan
o si stas son habi l i -
tadas
pero l as entradas
de l ctura
y escri tura'
l a memori a
se i nhi be
y su
bus de dat os est aru . n un est ado
de al t a i mpedanci a'
Cuando
CS1: 1
y
e-SZ:0
se puede .oi o.u.
l a memori a
en un modo de l ectura
o escri tura'
cuando
wR est h";;l i r"d".-l a
memori a
al macena
un byte del bus de datos
en el l ugar especi trcado
por l as l neas "
""ttuau
de l a di recci n.
cuandp
se habi ri ta
tu.r,,r"j J:d.l
.ont.rri ao
Jettyte
sel ecci onado
se col oca
en el
bus de datos. I_". ..i ui ". a. nb
y wR
"o.rt.tu"
l a operaci n
de l a memori a
de l a mi sma
forma
;;;1".-*p"i adores
.t "t asoci ados
con el bus de da-
t os bi di recci onal .
Una
past i l l a RO\ f se Lrgani za
ext ernament e
de una manera
si mi l ar'
Si n embargo
comc,
""""' nfj
!. pu.a. tl et totatttente,
el bus de datos
puede
sol amente
ser un ;;t' ' Jt
=ui tdu
Et Ji ugtu,Ina.de
bl oqu^e-de
una
pasti l l a
ROM
se muestra
;;; i ;.::;-i l
r:.. Para" el mi smo
tamao
de
pasti l l a es
posi bl e tener mas b;;.;; l i l r
que de RAM
porque l as cel das
bi nari as
ex-
l "-us en Ia RO\l ocupan Eenos
t' put-q"
i " nu'
Por esta razn el
di agrama
especi hca
-t"
nOff
e ;i U byi es'
mi entras
que l a RAM
ti ene
sol amente
128 b' te=
Las nueve l i neas de ci ' recc: on
en I a past i l l a ROM especi f i can
uno cual -
qui era de l os srz ut i e=-". -", t "udo^t
"t '
! l l u'
l gdot
t ermi nal es
de ent rada
de sel ecci n
de
pa*i i l i a i eoe: ' ser CS 1: 1 y eg' : 0 Raa
queopere l a uni -
dad. De l o
"o.,t.".i o.
el bus ci e ci atos estar en un estado de al ta i mpedan-
ci a. No huy ,,".".i J"J;;;
.j .
.o,-,rtot
de l ectura o escri tura
debi do
a
que
l a uni dad
puede Ieer s..,i a..e:' re'
A..r. cuando
se habi l i ta
l a pasti l l a medi an-
t el asdosent r adasdes e' ecc : o: l ' P8r c eenel bus dedat os el by t es el ec-
ci onado
por l as l neas de ci : : ecci on'
Sel ect or
1 de
Pa. st i l l a
Sel ect or 2 de
Past i l i a
Di r ecci n
de 9 bi t s
Fi gur a l 2- 12
Past r l l a RO\ 1 t i Pt ca
de datos de 8 bits
Mapa de di r ecci ones de memor i a
El di seador
de un si stema de mi crocomputador
debe cal cul ar
l a canti dad
cl e memori a
necesari a para una apl i caci n
parti cul ar
y asi gnarl a a l a RAM
o a l a ROM. La i nternexi n entre l a memori a
y el mi croprocesador
se es-
tabl ece entonces de acuerdo al tamao de l a memori a necesari a
y el ti po
r p"rti i r". RAM
y RoM di sponi bl es.
El di recci onami ento
de l a memori a
;;.;
ser establecido
po, medio
9-"
"lu
tabla
que especifique
la direccin
. -"*o.i u asi gnada a cada
pasti l l a. La tabl a l l amada mapa de di recci ones
de memori a es una ,"pr"tenta"i n
i l ustrati va del espaci o
de di recci ones
asi gnado
para cada
pasti l l a en el si s-tema.
para
demostrari o con un ej empl o, asmase
que el si stema mi crocompu-
tador necesi tabl 2bytes
de RAM
t
512 bytes de ROM. Las pasti l l as RA!!
y ROM
que se van a usar se esplcifican en las Figuras 12-71
y 12-12. El
Lup . di recci n de memori a
para esta confi g' raci n
se muestra en l a
f"t" 12-5. La col umna de componente especi fi ca si se usa una
pasti l l a
nU o ROM. La col umna de dl recci n hxadeci mal asi gna un rango de
i ]"."i o"". equi val entes
hexadeci mal es
para cada
pasti l l a. Las l neas del
bus de di recci ones se l i stan en l a tercer col umna. Aunque haya 16 l neas
en el bus de di recci ones, l a tabl a muestra sol amente 10 l neas
porque l as
otras 6 no Se usan en este ej empl o
y se asumen como cero' Las pequeas r
""-f"" l neas del bus de i reci ones desi gnan aquel l as.l neas
que deben
sei conectadas
a l as entradas de di recci ones de cada
pasti l l a. Las pasti l l as
RAM ti ".r.n 128 bytes
y necesi tan 7 l neas de di recci n.
La pasti l l a ROM
ti ene b12 bytes
y tr"."rl tu 9 l neas de di recci n. La r se asi gna si empre a
l as l neas ael us de menor orden: l neas t hasta ? para l a RAM
y l neas 1
h; o para l a RoM. Es necesari o di sti ngui r ahora_entre
cuatro
pasti l l as
RAM asi gnando a cada una di recci ones di ferentes.
Para este ej empl o
par-
ti cul ar sJ e.coge l as l neas del bus 8 y 9 para representar
cuatro condi -
ci ones bi nari as di ferentes. Ntese
que se puede escoger cual qui er otro
par
de l neas de bus si n usar, para este propsi to. La tabl a muestra cl aramente
q.re la. 9 lneas del bus " -rr,or orden constituyen un espacio de memoria
"n
tu R{IV i gual a n
:|L2bytes.
La di sti nci n entre Ia di recci n de l a RAM
y la ROM . hu"" con otra inea de bus. Para este
propsito se escoge la li-
nea 10. cuando l a l nea 10 es 0, el mi croprocesador
sel ecci ona una RAM
y
cuando l a l nea es 1 ste sel ecci ona l a ROM.
Tabla l2-5 Mapa de direccin de memoria para el microcomputador
Bus de direccin
Componente
Di r ecci n
hexadeci mal
10987654321
RAM I
RAM 2
RAM 3
RAM 4
ROM
0000-007F
0080-00FF
0100-017F
0180-0l FF
0200-03FF
00 x x x x
0l x x x x
l 0x x x x
l l x x x x
x x x x x x
0
0
0
0
I
x x
x x
x x
x x
x x
x
x
x
x
556
sEc. 12- 6
oRGAN| ZAC| ON DE LA MEMORTA
557
La di recci n hexadeci mal equi val ente para
cada pasti l l a
se obti ene
medi ante l a i nformaci n
conteni da en Ia asi gnaci n del
^bus
de di recci ones,
Las l neas del bus de di recci ones se subdi vi den en dqs grupos
de cuatro
bits cada uno, de manera que cada grupo puedu
.". ."p.:"sentado
con un
dgito hexadecimal.
El primer
dgito h-exdecimal repiesenta las lneas
1.s-t0
v
es si empre cero. El si gui ente dgi to hexadecnal ,eprrserrta l as
l neas 9-12 pero
l as l neas 17 y 12 son si empre 0. El rango de di recci ones
hexadeci mal es para
cada componente se determi na p".u l u. r asoci adas
con ste. Estas r representan un nmero bi nari o qu-e puede
vari ar entre
todos ceros y
todos unos.
Conexi n de l a memor i a al mi cr opr ocesador
Las pasti l l as
RAM y
RoM son conectadas al mi croprocesador a travs de
buses y de di recci ones. Las l neas de menor orden en el bus de di recci ones
sel ecci onan el byte dentro de l as pasti l l as y otras l neas dentro del bus de
di recci ones sel ecci onan una pasti l l a parti cul ar por
medi o de l as entradas
de sel ecci n de l as mi smas. La conexi n de l as pasti l l as
de memori a al mi -
croprocesador se muestra en l a Fi gura 12-13. Esta confi guraci n da una
capaci dad de memori a de 512 bytes de RAM y 512 bytes de RoM. Esta con-
fi gura el mapa de memori a de l a Tabl a 12-5. cada RAM reci be l os T bi ts de
menor orden del bus de di recci ones para sel ecci onar uno de l os 12g bytes
pasabl es.
La pasti l l a
RAM especfi camente sel ecci onada se determi na a
parti r de l as l neas 8 y 9 del bus de di recci ones. Esto se hace por medi o de
un decodi fi cador de 2x4 cuyas sal i das van a l as entradar sl en cada
pasti l l a
de RAM. As, cuando l as l neas de di recci n 8 y
9 son i gual es a 00,
se sel ecci ona l a pri mera pasti l l a
RAM. Cuando 01, se sel ecci ona l a segun-
da pasti l l a y as sucesi vamente. Las sal i das RD y wR del mi cropro"".do.
son apl i cadas a l as entradas de cada pasti l l a
RAM.
La sel ecci n entre l a RAM y l a RoM se l ogra por
medi o de l a l nea de
bus 10. Las RAM son sel ecci onadas cuando el
"i t
en esta l nea
".
o
v
ru,
RoM cuando este bi t es 1. La otra entrada de sel ecci n de pasti l l a
n l a
RoM se conecta a l a l nea de control RD paru que
se habi l i i e l a pasti l l a
RoM sol amente durante l a operaci n de l ectura.^Las l neas del bus 1-g se
apl i can a l as di recci ones de entrada de l a RoM si n pasar por
el decodi fi -
gqdgs.
Fl ste
asi gna l as di ecci ones 0-511 a l a RAM y stz
"
1023 a l a RoM.
El bus de datos de l a RoM ti ene sol amente capaci dad de sal i da mi entras
que
el bus de datos conectados a la RAM p.re"
trasferir informacin en
ambas di recci ones.
_
El ej empl o mostrado es una i ndi caci n
de l a compl ej i dad que puede
exi sti r entre l as pasti l l as
de memori a y el mi crop.o."."do..
Entre' mrs pas-
tillas se. conecten se requieren ms decodificadoies
externos para
seleccio-
na l as pasti l l as.
El di seador debe establ ecer un mapa de memori a que
asigae direcciones a las diferentes pastillas
de las cuales se determinun i".
conexi ones necesari as. Como l os mi croprocesadores
se comuni can tambi n
con uni dades de i nterconexi n
es necesari o
de l a mi sma manera asi gnar
di recci ones a cada i nterconexi n.
La comuni caci n entre el mi croproc"esa-
dor y l a i nterconexi n
se di scute en l a si gui ente secci n.
F
Busdedi r ecci ones
Mi cr opr ocesador
l - l I l 0 9 8 7_t RD WR
Decodi fi cador
3210
cil
csi
l r R " R ^
Ku
R-t i
uaros
h,R
AD7
csl
cs:
l t ! " n -
tu
IAM ;
Datos
WR
ADl
csl
CTJ
RD
l,f; !
o"t*
hJR
AD7
csl
cS2
RD
128x8
uo.
RAM 4
WR
AD7
cst
CN
1
5 1 2 x 8
I nou
I
eos
)
558
Figura 12-13 Conexin de la memoria al microprocesador
I NTERCONEXI ON 12- 7 DE ENTRADA- SALI DA
Una pasti l l a de i nterconexi n es un componente LSI que provee el enl ace
de i nterconexi n entre un mi croprocesador
y un di sposi ti vo I,/O. Cuando
est en el modo de sal i da de datos, l a i nterconexi n reci be i nformaci n bi -
naria del bus de datos al ritmo y modo de trasferencia del microprocesador
y l a trasmi te a un di sposi ti vo externo al ri tmo y modo de trasferenci a del
di sposi ti vo. La i nterconexi n se comporta de manera si mi l ar en el modo de
entrada de datos, excepto que l a di recci n de trasferenci a est en l a di rec-
ci n opuesta. Una i nterconexi n consi ste de un nmero de regi stros, l gi ca
de sel ecci n y ci rcui tos de control que confi guran l as trasferenci as reque-
ri das. La l gi ca de i nterconexi n se i ncl uye a menudo dentro de una pasti -
l l a RAM o ROM para proporci onar un componente LSI que i ncl uya condi ci o-
nes de memori a e i nterconexi n dentro de una pasti l l a de CI.
La mayora de los componentes LSI pueden ser programados para aco-
modar una vari edad de combi naci ones de modos de operaci n. El mi cropro-
cesador, por medio de instrucciones de programa, trasfiere un byte a un
regi stro de control dentro de l a uni dad de i nterconexi n. Esta i nformaci n
de control coloca la interconexin en uno de los modos posibles disponibles
para un di sposi ti vo parti cul ar, al cual est uni da. Cambi ando el byte de
control es posi bl e cambi ar l as caractersti cas de l a i nterconexi n. Por esta
razn l as uni dades de i nterconexi n LSI se l l aman a menudo programabl es.
Las i nstrucci ones que trasfi eren l a i nformaci n de control a una i nterco-
nexin programable son incluidas en un programa de microcomputador
y
pueden i ni ci ar l a i nterconexi n para un moti o parti cul ar de operaci n.
Los fabricantes de microprocesadores complementan sus productos con
un conj unto de pasti l l as de i nterconexi n adecuadas para l a comuni caci n
entre el microprocesador y una variedad de dispositivos de entrada y sa-
l i da normal i zados. Los componentes de i nterconexi n se di sean usual men-
te para operar con un bus del si stema mi croprocesador
parti cul ar si n ni ngu-
na l gi ca adi ci onal di ferente de l a decodi fi caci n de di recci ones. Hay una
vari edad de componentes de i nterconexi n de uso comerci al
y cada uno
puede ser clasificado en una de las cuatro categoras:
Una interconexin perifrica en paralelo trasfiere datos entre el
microprocesador y
el dispositivo
perifrico.
Una i nterconexi n de comuni caci n en sere convi erte l os datos en
paralelo del microprocesador a datos en serie para la trasmisin
y
convierte los datos en serie entrantes a datos en paralelo para ser
recibidos por el microprocesador.
Una i nterconexi n dedi cada especi al es construi da para comuni -
carse con un dispositivo particular de entrada y salida o puede ser
programada para operar con un dispositivo particular.
Una i nterconexi n de acceso di recto de memori a
(DMA)
se usa para
trasferir datos directamente entre un dispositivo externo y la me-
moria. Los separadores del bus en el microprocesador son inhabili-
1.
2.
.
4.
559
560
Dt sEo DEL STSTEMA DL MTCROCOMPUTADOR
cAP. 12
lados
y pasan
al estado de alta impedancia
durante la trasferencia
DMA.
Las uni dades de i nterconexi n
comerci al es pueden tener nombres di -
ferentes que l os que aqu se l i stan. Ms an, l as caractersti cas i nternas y
externas varan consi derabl emente de una uni dad comerci al a otra" En est
secci n, se di scuten l as caractersti cas comunes de l os componentes de
i nterconexi n y se expl i can en trmi nos geDeral es l os di ferentes modos de
trasferenci a que ti enen. La trasferenci a de acceso a l a memori a se di scute
en l a si gui ente secci n.
Comuni caci n con el mi cr opr ocesador
Los grandes
computadores usan muy a menudo buses separados en el cpu
para
comuni carse con l a memori a y l a i nterconexi n l /O.l Jn bus I,/O de
l os grandes
computadores consi ste de un bus de datos y uno de di recci o-
nes si mi l ar al bus que se comuni ca con l a memori a. El bus de datos I/o
trasfi ere l os datc a l os di sposi ti vos extenos y vi ceversa y el bus de di -
recci ones I/O st usa para sel ecci onar un di sposi tvo I/O parti cul ar
a
travs de su i nterconexi n. El nmero de l neas de di recci ones en un bus
I,/o es menor que
un bus de memori a porque
hay un menor nmero de
uni dades I/O paru sel ecci onar que pal abras
en un si stema de memori a.
un mi croprocesador ti ene un l mi te para el nmero de termi nal es que
pueden
ser acomodados dentro de una psti l l a
de CI. No hay sufi ci eni es
pati l l as
en una pasti l l a
de mi croprocesadores para
sumi ni strar buses sepa-
rados para
comuni carse separadamente
con l a memori a y el l /O.Invari a_
blemente todos los microprocesadores
usan un sistema de bus comn para
sel ecci onar pal abras.
de.memori a y
uni dades de i nterconexi n.
Si una pas-
ti l l a de i nterconexi n
ti ene un nmero de regi stros, cada uno se sel eccona
por
medio de sus prop, as direcciones de la misma manera que se selecciona
una pal abra
de memori a. El bus del mi croprocesador no di sti ngue entre un
regi stro
de i nterconexi n y una pal abra
e -emori a. Es responsabi l i dad
del usuari o, por
medi o de i nstrucci ones
del programa,
especi fi car l a di rec-
cin apropiada que seleccione uno u otro. Hy os *a.tetas de asignar las
di recci ones para
sel ecci onar l os regi stros de memori a e i nterconexi n.
un
mtodo es el l l amado I/O con mapa de memori a y el otro es el l l amado
I / O ai sl ado.
En el mtodo I,/o con mapa de memori a, el mi croprocesador trata el
regi stro de i nterconexi n
como parte
del si stema de memori a. La di recci n
originada para los registros de interconexin
no puede ser usada para pa-
l abras de memori a, reduci endo as el espaci o de memori a di sponi bl e. En una
organi zaci n l /o con mapa de memori a no hay i nstrucci nes de entrada
y sal i da-porque
el mi croprocesador puede
mani pul ar l os datos l /o qi e
esiden en los registros de interconexin
con las mismas instruccion"* qu"
se usan para
mani pul ar l os l ugares de memori a. Cada i nterconexi n
se r-
ganiza
como un conjunto de registros que responden a los comandos de
l ectura y
escri tura en el espaci o de di reci n nbrmal del mi croprocesador.
Tpicamente se reserva un segmento del espacio de direcciones total para
los registros de interconexin pero
en general pueden
estar localizados en
sEc. 12- 7 I NTERCONEXI ON DE ENTRADA- SALI DA
561
cual qui er di recci n, si empre y cuando no haya una pal abra de rnemori a
que corresponda a esa di recci n"
La organizacin de los I,/o con rnapa de memoia es conveniente para
si stemas que no necesi ten espaci o di sponi bl e de memori a de l as l neas del
bus de di recci ones. un mi croprocesador con un bus de datos de 16 bi ts,
que requi ere una memori a menor que 32K puede usar otras 32K di recci ones
di sponi bl es del bus para accesar l os regi stros de l a i nterconexi n.
Una con-
figuracin especfica para un I/O con mapa de memoria puede
configu-
rarse modi fi cando l i geramente l as conexi ones de di recci n mostradas en l a
Fi gura 12-13. La l nea de di recci n 11 del di agrama no se usa para accesar
l a memori a. Se dej ar ahora que
esta l nea di sti nga entre l a memori a y l a
i nterconexi n, de manera que cuando el bi t de l a l nea sea 1, el bus de di -
recci ones sel ecci one una memori a de pal abra y cuando el bi t sea 0 sel ecci o-
ne un regi stro de i nterconexi n. Para l ograr esta nueva condi ci n se debe
apl i car a una compuerta AND cada l nea que va al CS 1 en l as RAM y
ROM
de l a Fi gura 12-13 con el bi t de l a l nea 11 de di recci n. Las entradas de se-
l ecci n de pasti l l a de todas l as uni dades de i nterconexi n deben estar con-
di ci onadas al val or del compl emento de l a l nea 11, adems de l a di recci n
asi grrada.
con l a organi zaci n del l /o ai sl ado, el mi croprocesador especi fi ca en
s mi smo cuando l a di recci n en el bus de di recci ones es para una pal abra
de memoria o para un registro de interconexin. Esto se hace por medio de
una o dos l neas de control adi ci onal es que se fabri carr con el mi croprocesa-
dor. Por ejemplo, un microprocesador puede
tener una lnea de control de
sal i da marcada M/Io. cuando Mi l o:1 esto si gni fi ca que l a di recci n
del bus de di recci ones es para
una pal abra
de memori a. Cundo M/IO:0,
l a di recci n es para
un regi stro de i nterconexi n. Esta l nea de control debe
ser conectada a l as entradas de sel ecci n de RAM, ROM y de l as pasti l l as
de i nterconexi n, de l a mi sma manera que l a l nea 11 del bus fue conectada
en el ejemplo previo para
el caso del l/O con mapa de memoria.
En l a organi zaci n l /O ai sl ada, el mi croprocesador debe entregar
i nstrucci ones de entrada y sal i da di ferentes y cada una de el l as debe aso-
ci arse con una di recci n. Cuando el mi croprocesador busca y decodi fi ca el
cdi go de operaci n de una i nstrucci n de entrada y
sal i da, ste l ee l a di -
recci n asoci ada con l a i nstrucci n y l a col oca en el bus de di recci ones. Al
mismo tiempo hace la lnea de control M
/
IO igual a 0 para informar a los
componentes externos que esta di recci n es para una i nterconexi n y no
para la memoria. Asi, durante un ciclo de bsqueda o un ciclo de ejecucin
de referenci a de memori a, el mi croprocesador habi l i ta el control de l ectura
o escri tura y
l l eva l a l nea M/IO a 1. Durante l a ej ecuci n de una i nstruc-
ci n de entrada o sal i da, el mi croprocesador habi l i ta el control de l ectura o
escri tura y l l eva l a l nea M
/IO
a 0.
El mtodo I,/O separado, asla la memoria y las direcciones l/O de
manera que no se afecte el espaci o de memori a por l a asi gnaci n de l a di rec-
ci n de l a i nterconexi n. Debi do a este ai sl ami ento, todo el espaci o de
di recci ones di sponi bl e por el bus de di recci ones, no es afectado por el di rec-
ci onami ento de l a i nterconexi n, como en el mtodo de I,/O con mapa de
memori a.
I nt er conexi n per i f r i ca
en par al el o
una i nterconexi n peri fri ca
en paral el o
es un componente LSI que pre-
senta un cami no para
trasferi r i nformaci n
bi nari a en paral el o
ntr el
mi croprocesador y
el di ,qposi ti vo peri fri co.
una pasti l l a
de i nterconexi n
conti ene normal mente
dos o ms puertos
I/O qe se comuni can con uno
o ms di sposi ti vos externos y
una i nterconexi n
senci l l a para
comuni carse
con el si stema del bus del mi croprocesador.
El di agrama' de
bl oque ar rrrr"
rnteconexi n peri fri ca
tpi ca_en paral el o
.. -rr".t." en l a Fi gr.rra l 2-r4.
Este consi ste de dos puertos.
cada puerto
ti ene dos regi stros,
un bus I/o
de 8 bits y
un pa(
de l(neas denorninadas
e entoce. Li operacin a\mace-
nada en el regi stro de control especi fi ca el modo de operaci " det p""rl .
El puerto
del regi stro de datos se usa para
trasferi r dtos al bus d datos
y al bus I / O y vi ceversa.
La i nterconexi n
se comuni ca con el mi croprocesador a travs del bus
de datos, el sel ector de pasti l l a y
el control de l ectura,/escri tura.
se debe
agregar un ci rcui to externo (usual mente
una compuerta AND) para
detec-
tar
-l a
di recci n asi gnada a l a i nterconexi n.
EstL ci rcui to habi l i ta Ia en_
trada de sel ecci n de l a pasti l l a
cuando se sel ecci ona l a i nterconexi n por
medi o del bus de di recci ones. Las dos entradas de sel ecci n del regi stro
r?s 1 y
RS 2 se conectan usual mente a l as l neas de menor orden del b"us de
Bus
de datos
RI)
h,R
l nt er r upci n <
Puest a
a cero
L neas de enl ace
L neas de enl ace
Regi stro sel ecci onado
Ninguno
-
El bus de datos en alta impedancia
Registro de datos puerto
A
Registro de control puerto
A
Registro de datos puerto
B
Registro de control puerto B
XX
0 0
0 l
l 0
l l
Fi gur a
l 2- 14
562
Registro de
dat os puert o; 1
Sel ector de
past i l l a y
control de
l ecturaT/
escr i t ur a
Di agrama
de bl oque de l a i nteconexi n peri fri ca
en paral el o
SEC. 12- 7 I NTERCONEXI ON DE ENTRADA- SALI DA
563
di recci ones. Estas dos entradas sel ecci onan uno de l os cuatro regi stros en
Ia i nterconexi n, como se expl i ca en l a tabl a que acompaa el di agrama. El
conteni do del regi stro sel ector se trasl ada al mi croprocesador por
medi o
del bus de datos cuando se habi l i ta l a entrada RD. El mi croprocei ador car-
ga un byte al regi stro sel ecci onado por medi o del bus de datos cuando se
habi l i ta l a entrada wR. La sal i da de i nterrupci n se usa para i nterrumpi r
al mi croprocesador y l a entrada de reposi ci n es para pone.
a cero l a i nter-
conexi n una vez que se sumi ni stre potenci a.
El mi croprocesador i ni ci a cada puerto
trasfi ri endo un byte a su re-
gi stro de control . Al cargar l os bi ts adecuados a un regi stro de control en l a
i ni ci aci n del si stema, el programa puede
defi ni r el modo de operaci n del
puerto. Las caractersti cas del puerto dependen de l as uni dades comerci a-
l es usadas. En l a mayora de l os casos, cada puerto puede ser l l evado a un
modo de entrada o sal i da. Esto se hace al trasferi r l os bi ts en el regi stro de
control que especi fi can l a di recci n de trasferenci a en l os separadores del
bus que acci onan el bus I,/O bi di recci onal . En adi ci n, el puerto puede
hacerse funci onar en una vari edad de modos de operaci n. Los tres modos
de operaci n encontrados en l a mayora de l as pasti l l as
de i nterconexi n
son:
1. Tr asf er enci a di r ect a si n l nea de enl ace.
2. Tr asf er enci a con enl ace.
3. Trasferenci a con enl ace usando i nterrupci n.
Una i nterconexi n se l l eva al modo de trasferenci a di recta cuando el
di sposi ti vo conectado al bus l /o est si empre l i sto para
trasferi r i nfor-
maci n. Las l neas de enl ace no se usan en este modo y al gunas pasti l l as
de i nterconexi n ti enen un modo de programaci n para
converti r estas l -
neas en l neas de trasferenci a
de datos. La trasferenci a di recta puede ope-
rar en un modo de entrada o sal i da. En el modo de entrada una ope.aci n
de l ectura trasfi ere el conteni do del bus l /O aI bus de datos del mi cropro-
cesador. En el modo de sal i da, una operaci n de escri tura trasfi ere el on-
teni do del bus de datos al regi stro de datos del puerto sel ecci onado. El byte
reci bi do se apl i ca entonces al bus l /o. Las trasferenci as de entrad o
sal i da di rectas son ti l es sol amente si l os datos val ederos pueden resi di r
en el bus I,/O por un ti empo l argo, comparado con el ti empo de ej ecuci n
de l a i nstrucci n en el mi croprocesador. Si l os datos I,/o pueden ser va-
l ederos por un corto ti empo, l a i nterconexi n debe operar en el modo de
enl ace.
Las l neas de enl ace son usadas para
control ar l a trasferenci a entre
dos di sposi ti vos que operan asi ncrni camente entre s, es deci r cuando no
comparten un rel oj comn. El enl ace es un proceso
usado comnmente y no
est restri ngi do para hacer i nterconexi n con pasti l l as sol amente. Dos l -
neas de enl ace, conectadas entre un di sposi ti vo fuente y uno de desti no,
control an l as trasferenci as i nformndose entre s de l a condi ci n de l a tras-
ferenci a por medi o del bus comn. El di sposi ti vo fuente i nforma el desti no
por medi o de una de l as l neas de enl ace cuando se ti ene i nformaci n val e-
dera en el bus. EI di sposi ti vo de desti no responde i nhabi l i tando l a segunda
l nea de enl ace cuando ha si do aceptada l a i nformaci n del bus. La Fi zuru
5& DI SEO DEL SI STEMA DEL MI CROCOMPUTADOR
CAP. 12
12-l -1 muestra dos l neas de enl ace en cada puerto.
una es una l nea de sa-
l i da
'
l a otra de entrada. Es costumbre referi rse a estas l neas con smbo-
l os. pero l os smbol os adoptados son si empre di sti ntos en l as di ferentes
uni dades comerci al es. Debi do a l a vari edad de smbol os usados para
desi g-
na esas l neas, se prefi ere
no adoptar un smbol o sobre otro si no referi rs-e
a l as dos l neas como l a l nea de enl ace de sal i da o entrada. La l nea de
enl ace de entrada pondra
a uno un bi t en el regi stro de control dentro de
l a i nt erconexi n.
Est e bi t ser l l amado i ndi cador,
t eni endo en cuent a que
el regi stro que reti ene el bi t i ndi cador (el
regi stro de control en este caso)
puede
ser l edo por
el mi croprocesador para
comprobar l a condi ci n de l a
trasferenci a. El bi t i ndi cador se bora automti camente
en l a i nterconexi n
despus de una operaci n de l ectura o escri tura asoci ada con el correspon-
di ente regi stro de datos.
La secuenci a de enl ace detal l ada para
una pasti l l a
comerci al de i nter-
conexi n se especi fi ca con el di agrama de ti empo que acompaa l as especi -
fi caci ones dei producto.
Debi do a l a vari ed" procedmi entos que
se
encuentran en l a prcti ca,
sera mej or expl i car el rntodo de enl ace en tr_
mi nos general es,
si n preferenci a por
un mtodo especfi co. La trasferenci a
con enl ace depende de si el puerto
est en el mod de entrada o sal i da de
i nformaci n.
E' el modo de enl ce de sal i da, el mi croprocesador
escri be un byte en
el regi stro de datos del puerto
de i nterconexi n.
La i nterconexi n hbi l i ta
l a l nea de enl ace de sal i da para i nformar al di sposi ti vo externo que un byte
val edero- est di sponi bl e en el bus I,/o. cundo el di sposi ti vo externo
acepta el byte del bus l /O, ste habi l i ta l a l nea de enl ace de entrada. El l o
pone
a uno el bi t i ndi cador en el regi stro
de control . El mi croprocesador
l ee el regi stro que
conti ene el bi t i ndi cador para
determi nar si l a trasfeen-
ci a fue compl eta. si es as, el mi croprocesadr puede
escri bi r un nuevo byte
al regi stro de datos del puerto
de l nterconexi n.
Al escri bi r datos en un
puerto
dado se borra automti camente
el bi t i ndi cador asoci ado con l a tras-
ferenci a de sal i da. El proceso puede
repeti rse para dar sal i da al si gui ente
byt e.
En el modo de enl ace- de.entrada, el di sposi ti vo externo col oca un byte
en el bus r/o y habi l i ta l a l nea de enl ace e l a entrada de i nterconexi n.
La i nterconexi n
trasfi ere el byte a su regi stro de datos y pone a uno un
bi t i ndi cador en el regi stro de control . El - mi croprocesadr l ee el regi stro
que
conti ene el bi t i ndi cador para
determi nar si i e requi ere una trasferen_
ci a de entrada. Si se pone a uno el bi t i ndi cador,
el ,rri ".opro.".ador
l ee el
byte del regi stro de datos del puerto y
borra el bi t i ndi cador. La i nterco-
nexi n i nforma entonces al di sposi ti vo
conectado al bus r/o a travs de
l a l nea de enl ace de sal i da, que
el nuevo byte puede
ser acptado. una vez
que
el di sposi ti vo de sal i da ha si do i nformdo u q,r" l a i ntrconexi n
est
l i sta, puede i ni ci ar l a trasferenci a del si gui ente l yte naui ti tando de nuevo
el enl ace de ent rada.
En el mtodo de enl ace anteri ormente
descri to, el mi croprocesador
dgpe
]eei
peri di camente
el regi stro de control para
comprobai Ia condi -
ci n del bi t i ndi cador. si hay un nmero de puerts
conectdos al mi cropro-
cesador, sera necesari o hacerl es un muestro en sucesi n para
determi nar
aquel l os que requi eren una trasferenci a. Esta es una op"r*"i r, que
consu-
l
sEc. 12- 7
I NTERCONEXI ON
DE ENTRADA- SALI DA
565
me ti empo- y que puede
ser evi tada si se i ni ci a l a i nterconexi n para que
opere en el modo de i nterrupci n.
La sal i da de i nterrupci n
mosi rada en
l a Fi gura 12-14 se usa. entonces para
sol i ci tar una i nteri upci n
del mi cro-
procesador.
La mayora de uni dades comerci al es presentur
.r.ru l nea de
i nterrupci n
separada.para
cada puerto
en l a i nterconexi n.
cada vez que
se pone
a uno un i ndi cador
en el puerto,
l a peti ci n
de i nteconexi n que
peqtenece
al puerto
se habi l i ta automti camente para i nformar al mi cro_
programador que
se va a i ni ci a l a trasferenci a. El mi croprocesador
respon-
de a l a seal de i nterrupci n
_del
puerto que
sol i ci t l a acci n y
trasi i ere
el byte de datos al regi stro de datoJdel puerto
de i ntercone*i On y-ui ceversa.
I nt er conexi n
de comuni caci n
en ser i e
un di sposi ti vo I,,' o puede
trasferi r l a i nformaci n bi nari a en paral el o
o en
seri e. En l a trasmi si n en paral el o,
cada bi t de i nformaci n
usa una l nea
separada de manera que l os n bi ts de un tem pueden
ser trasmi ti dos si -
multneamente. Por ejemplo, un dispositivo perrico paralelo puede
tras-
mi ti r una pal abra
de 16 bi ts, todos al ti empo, a trav de dos i uses de
g
bi ts de l a i nterconexi n peri fri ca.
en paral l o.
En l a trasmi si n en seri e,
l os bi ts de una pal abra
son trasmi ti do en secuenci a, bi t a bi t a travs d
una sol a l nea. La trasmi si n en paral el o
es ms rpi da pero requi ere mu-
chas l neas. Esta se usa para
di i tanci as cortas y donde l a vei oci dad es
i mportante. La trasmi si n
en seri e es l enta pero
menos costosa ya que sol a-
mente requi ere
una sol a l nea. La i nformaci n
bi nari a trasmi ti da desde
termi nal es remotos a travs de cabl es tel efni cos
u otro medi o de comuni -
cacin e9 d-el tipo serie porque
sera muy costoso suscribir o renrar un gran
nmero de l neas. Ej empl os
de termi nal s de comuni caci n
son l os tel etfros,
los terminales de cirr
v
los disposiiitor
a" cmputo ,L-ot".
La i nformaci n
bi nari a en i eri e trasmi ti da a un termi nal consi ste de
caracteres de cdigos binarios. Los caracteres pueden
representar informa-
ci n al fanumri ca o caracteres de control . Los caracteres' al fanumri cos
son
trasmitidos
como un te-xto e incluyen las letras del alfabeto, los dgitos de-
cimales y un nmero dc smbolos grficos
tales como el punto,
et ris y ta
coma. Los caracteres de control se usan para l a di stri buci n
' de
l a i mpre_
si n o para
especi fi car el formato der mensaj e trasmi ti do. El nmero de bi ts
asigrrados a cada cdigo de caracteres puee
estar entre cinco y
ocho de-
pendi endo
del termi nal .
El di agrama de bl oque de una i nterconexi n
de comuni caci n
en seri e
se muestra en l a Fi gura 72-15. Este funci ona como un trasmi sor o como re-
ceptor y puede
ser programado
para operar er una variedad de modos de
trasmi si n. La i nterconexi n
se i ni ci a para
un modo de trasferenci a
en se-
ri e parti cul q por medi o-de un byte de control , el cual se carga a su regi stro
de control . El regi stro de trasmi si n acepta un byte de datoJ del mi cpro-
cesador a travs del bus de datos. Este byte se trasfiere a un registr de
des.pl_azamiento para
una trasmisin en .eiie. La parte
de recepciIn recibe
l a.i nformaci n
de sei e en otro regi stro de despl azmi ento y cuando se acu-
mula un byte de dat-os completo, ste se traifiere al registro receptor. EI
mi croprocesador puede
sel ecci onar el regi stro receptor
*para
l eer el byte
Regi st r o de
despl aza
-
ml ent o
Regi st r o
de cont r ol
Trasmi si n
Sel ect or de
past i l l a y
cont r ol de
l ect ur a
es c r l t ur a
RD
l1/R
Puest a
a cero
Figura 12-15 Diagrama de bloque tipico de una interconexin de
comuni caci n en seri e
por medi o del bus de datos. Los bi ts del regi stro de condi ci n se usan para
poner a uno l os i ndi cadores de entrada
y sal i da y para detectar ci ertos
errores que pueden ocurri r durante l a trasmi si n. El mi croprocesador pue-
de l eer ei regi stro de condi ci n para constatar el estado de l os bi ts i ndi ca-
dores y para determi nar si cual qui er error puede ocurri r.
Las l neas de sel ecci n de pasti l l a y de l ectura,/escri tura' se comuni -
can con el mi croprocesador. El termi nal de entrada de sel ecci n de pasti l l a
( CS) se usa
par a sel ecci onar l a i nt er conexi n. El sel ect or de r egi st r o
( , RS)
se asoci a con l os control es RD
y WIi . Dos regi stros aceptan i nformaci n
durante una operaci n de escri tura
y l os otros dos sumi ni stran i nforma-
ci n durante Ia operaci n de l ectura. El regi stro sel ecci onado es entonces
una funci n de l a condi ci n de RD y WR como se muestra en l a tabl a que
acompaa el di agrama.
El trasmi sor
y receptor ti ene una entrada de rel oj para si ncroni zar l a
razn de l os bi ts al cual se trasfi ere l a i nformaci n en seri e. La l nea de
datos de trasmi si n se conecta a un receptor remoto y Ia l nea de datos re-
ci bi dos vi enen de un trasmi sor remoto. Si el rel oj est conectado al termi nal
remoto, se di ce que l a trasmi si gn es si ncrni co. Si el rel oj no est compar-
ti do con el termi nal remoto se di ce
que
l a trasmi si n es asncrni ca.
566
Regi st r o sel ecci onado
Ni nguno
Regi st r o t r asmi sor
Regi st r o de cont r oi
Regi stro receptor
Regi st r o de condi ci n
SEC. 12- 7
I NTERCONEXI ON
DE ENTRADA- SALI DA
567
En el modo
seri al
si ncrni co
de t rasmi si n
er t rasmi sor
remot o y
l ocal
.y
el receptor
compa.rten
el rel oj
"o-,i n.
Los bi ts.""^"""i "a"s
desde
el tras_ misor
a intervalo
iff{:
g,"
,1"-_r"
"turlir";';;;;i
rirmo
de los pur_ sos de rel oj '
como
er receptor.
comparte
r1 ryl oj
"o-i r.,
con el trasmi sor,
ste acepta
l os bi ts al mi smo ri tmo
i er ."i "j .
E;' l ;i .]-,.i 0"
asi ncrni ca.
l as dos partes
no
.comparten
un rel oj
comn.
Los pul sos
de rel oj
del trasmi - sor de i nterconexi n
t.a.t
t"""pi o.-on
al i mentadi ;^;i
,;-"
del rel oj
i ocal que
especi fi ca
ra rata
de trasfei enci a
del t..i rri "
"_rrni .u"i n
remoto
al cual est
conectada
l a i "tu.""l ."l ?".
un probrema
comn
asoci ado
"o.r
u.ru trasmi si n
en seri e trata
cre l a demarcaci n
de caracteres
en una cade' a
;";t-";;""' fi r..
El trasmi sor y
receptor pueden.estar
programados
l ara
reconocer
el nmeo
de bi ts en cada caracte
en el t".*i "ui t.-ol J]p".o' urrece
al l el probl ema
de detec- tar el pri mer
bi t en
.cada
caract"t-"
manera que
una cuenta pueda
comen_
L:.*n:.ff,
siguiente
cu.a"te..
r.f i;.{{;.r"
ilj caracteres
estn
cia es sincrnico
o::fi;1;ill"en
serie,
depende
A" ,i
"t--oao
ae t.asfe.el_
En l a trasmi si n
en seri e si ncni ca,
un caracter
d,e controL
d,e comuni _ c a c i n, I la mado
ca racter
a", n r rli il, ;:'.; ;":Ll':::"":. ::
te de sincro"i,u"lo
enrre
el t*..i.".
?
iir:;lT::nilf,";..illf",i; cdigo
Ascrr
de 7 bits se-il;iTti
b' d;-;;;;;;;";,
en ra posicin ms significativa,
"t "".u.t.r*.i;;;;."
uri;";a;
;;";' ;i' cdigo
de 8 birs 00010110.
cuando
el t.asmi so;;;;i ;;""
a envi ar.u.u"t.l ".
de 8 bi ts ste enva
vari os
caracteres
-si ncrni cs
-i l r"*"
enva
el mensaj e
actual .
La ca_ dena
cont i nua
i ni ci al
a" i i . ' """prau
oo.
er recept or
es anal i zada
por
el caracter
si ncrni co.
E_n otras putb.u.,
.con
ggda
o,rr"o J" rel oi ,
el recptor comprueba
l os l ti mos.ocho
bi ts ,""i i a*.
si ?.ti r^"
l l .,"uurdu.,
con l os bi ts del caracter
.::1":::i -.i ";""d;l
acepra
un bi t ms, rechaza
el bi t
anteri or
de mavor
orden
v
.o-prrr"bu
d. ;;;;;
i . i rr-T-
ocho
bi ts reci _ bi dos por
un cracter
a. i ".i "i r]i l l p.ro
se repi te
a".pro.
de cada pul so de rel oj
v
bi r reci bi d".
i l ;;";;;.;;;""",c.a
urr caracter
de si ncroni smo. una vez que
se hava
det ect "a?,
rr
"rract er, de
si ncroni smo,
el recept or
ha_ br demarcado
un caract er.
o" uqui -un
adel ant e
er recept or
cuent a
cada ocho.
bi t s y
l os acept a
co_mo
un . oi o
"u*"t "r.
Comnm"rrl "r
recept or
com_
pruba
dos caracteres
de si ncroni smo
l:t
o
"
r
i" ir .;il."r
c arac t er . . i,,..o
i;o.li,l
::i :::.i,Ti"il'
:l ff.li,:T; cle una seal
de ruido
en ra lnea.
sln
".uu.go,
""*rrJo' J
trur-i.or
est
i nact i vo
y
no t i ene
T: *l _; ; l ; ; j ; ; g
envi ar,
st e
env a
una cadena
con_
ti nua
de caracteres
de si ncroni .-o.
' El .
receptor
reconoce
todos l os
carac_ teres
de si ncroni smo
como
una condi ci n
p"."
.i ""r"l l r"u
l nea y pasa a un estado
ratente
si ncrni co.
E;;;;
ei tado,
tu. o. .r' i dades
manti e_ nen
si ncroni smo
mi entras
no se est
co-rr.ri "undo
ni ngn
mensaj e.
El procedi mi ento
normar
antes
descri to
i ndi ca que
el trasmi sor
en una
i nterconexi n
de comuni caci .
.i ""r"l ca
se ha di seado
para
envi ar
ca-
ractees
de si ncroni smo-al
"o,' i ""ro-J"' l u
tru.-i ri n
y
tam|i n
cuando
no
hay caracteres
di sooni bl ".
a"i ' -j "i pi i "".uor.
El recepr,or
en una i nterco_ nexi n
de comuni caci n
si ncrni ca' Je"be.
demarcar
ocho
bi t s consecut i vos en caracteres
y
debe poder
i denti fi car
ci erto*
"Ji ' """u.u"r"r"s
tal es
como et caracrer
de si ncroni r;;.
;;;do
el recepi ;-.
;";;";""
ros
caacre_
ENTRADA- SALI DA
568 DI sEo DEL SI STEMA DEL MI cRocoMPUTADoR
cAP. 12
res de si ncroni smo, se usan stos para
mantener el si ncroni smo con el tras-
mi sor, pero l os caracteres de si ncroni smo no se envan al mi croprocesador.
El procedi mi ento
normal para demarcar caracteres durantJ l a trasmi -
si n asi ncrni ca es envi ar al menos dos bi ts adi ci onal es con cada caracter.
Estos bi ts adi ci onal es son l l amados bi ts de parada y
d.e comi enzo.
por
ej em-
pl o,
una uni dad de tel eti po usa un cdi go de caratter de
g
bi ts pero
enva
11 bi ts por cada caracte trasmi ti do. El pri mer bi t es el bi t de i omi enzo.
Este est segui do por l os 8 bi ts del caracter y l uego por l os dos bi ts de pa-
rada. La convenci n en este termi nl es que petmattee
en el estado 1 cuan-
do no se trasmi ten caracteres. El pri mer
bi t s si empre 0 y representa el bi t
de comi enzo
para
i ndi car el pri nci pi o
de un caractei . El i eceptor puede
de-
tectar el bi t de comi enzo cuando l a l nea va de 1 a 0. un rel oj en ei receptor
conoce l a raz6n de trasferenci a y el nmero de bi ts del caracter que se es-
peran. Despus de que se reci ban l os 8 bi ts de caracteres, el receptor com-
prueba l os dos bi ts que estn si empre en el estado 1. La l ongi tud de ti empo
que l a l nea permanece
en el estado de 1 (parada)
depende de l a canti dd
de ti empo requeri do para que el termi nal se i esi ncroni e. un tel eti po requi e-
re dos bi ts de parada.
otros termi nal es usan
j ustamente
un bi t e pai ada
y
al gunos uno y medi o ti empo de bi t para
el perodo
de parada. L l nea
permanece
en el estado t hasta que se trasmi ta otro carcter. La Fi gura
12-16 muestra l os 11 bi ts del caracter tpi co del tel eti po. Despus de que
l os dos bi ts de parada
han si do trasmi ti dos, l a l nea pnede i r a , i ndi cando
Bi t de o L: . ^
' +8 b i t s d e i n f o ma c i n +
, " ' u o , +
coml enzo
r r r vr r uqLr ur r
de
par ada
Fi gur a 12- 16 T asmi si n asi ncr ni ca en ser i e de un car act er
un bi t de parada para
un nuevo caracter. La l nea permanecer
en el esta-
do 1 si no si gue otro caracter i nmedi atamente.
El procedi mi ento
normal antes descri to i ndi ca que el trasmi sor en una
i nterconexi n
de comuni caci n asi ncrni ca agrega i os bi ts de comi enzo y
parada
antes de l a trasmi si n en seri e. El reCep[or debe reconocer l os bi ts
de comienzo y parada para demarcar el caractr. El receptor puede
aislar
l os bi ts de i nformaci n para
trasferi r al mi croprocesador.
Los procedimientos
de demarcacin normalizados son incorporados con
una i nterconexi n
de comuni caci n en seri e. La i nterconexi n d comuni ca-
ci n en seri e puede ser sol amente asi ncrni ca, sl o si ncrni ca o ambas co-
sas.
Component es de i nt er conexi n
ni cos
Adems de los-componentes de interconexin que trasfieren informacin en
paral el o
o en seri e, se puede
encontrar en uso comerci al otras pasti l l as
de
sEC. 12- 8
ACCESO
DTRECTO
DE MEMORTA
569
i nterconexi n
que-
son dedi cadas
a ra apl i caci n
de i nterconexi n
parti cu_
l ar.
Atsunas
de el l as
r" l i ;;;;;ol l tj ,,uaci n,
Controlador
de disco floppy
Interconexi n
del tabl ero y
el tecl ado
Control ador
de pri ori dad
de i nterupci n
Tempori zador
de i nterval o
Interconexi n
peri fri ca
uni versal
El control ador
de di sco- fl o-ppy
es una
-pasti l ra
de i nterconexi n
di sea-
da para
controlar
un peque_o
a'isp"sitiuo
"
"r*"r*-i"r,to
en disco
mas_
nti co
l l amado
di sco
fi oppy. i l i ;;;;;;nexi n
de rabl ero y
tecl ado
es adecu_
da para
hacer
un arri i b"e
r""-r"ri ri ,
"-r"l .rrpt".J."our"
detectar
un accionamiento
v
para
accionar
""
;;1.*"
";;;;;;i;;iii
nr-rica
o arfa_
numri ca.
El control ador
de pri ori ua
d";;;;;"]ri ' i ".i ri ta
el manej o
!e.-la
intglpcin
para
establecer
prioridad;
t;il;r,iir", un vector
de rnterrupcin
para
el. microprocesado.
u" ;;r;;;il;
intervalo
es un
contador programable
que pued"
rli pr"purado
para
contar
un intervalo
9r9*.:11*ry
v,
para
l"tuiru-pit-ir
,,,i".opro."r"or-"u"ndo
er conrador
arcanza
una cuenta preestabl eci da.
una i nterconexi r
peri fri c-a
;ni versal
es un componente
LSI que
ac_ t a como un procesador' r/ o. . . 1' "1
. i rr; ; p] ; ; .
su propi o
pro_
cesador,
l a l gi ca
de control ,
R4M
;
nOU
v
L ;";;.sos
se parece
a una pasti l l a
mi croprocesadora.
su n:nci o'
es mani purar
ras operaci ones
de l os di sposi ti vos,
I7o
"" "r,
Ji J;
que
ver con l os procedi mi entos
de
;:f:,t""; ll,f,f,,::**a
almacenad;;t"
parte
de RoM
ai lu i'tur"..,.ii.
vo s pa rt i c u r
"
*.
"
i:,ii ,:l :': r:H
""
lJ::l.#:
"'
I;, * 3Hi,1,1:
sl.,y_:*
es supervi sado
por
er program?
que
se-ej ecuta
;; ;1";;"procesador.
En
esenci a,
sta es .r.ta confi guraci n
de Jo, p.o""r"dores
con el si stema
cpu y
el di sposi ti vo
de i nterco"nexi i "
""i uJr.ur
escl avo
operando
en pararel o.
12- 8
ACCESO
DI RECTO
DE MEMORI A
La trasferenci a
de datos.
.entre
un di sposi ti vo
de al macenami ento
masi vo,
tal como el di sco magnti co
o ci nta ml gnti ca y
el si stema
de memori a
se
l i mi ta
a menudo
-.
-ru
u"to"i "J
"r"mi c.op.ocesador.
Desconectando
er procesador
durante
tal
_trasferenci a l -deando que
er di sposi ti vo
peri fri co
manej e l a trasferenci a
di rectame"t
memori a
mej orara
ra vel oci dad
de
l a trasferenci a y
se i .ara
el ;i l "-";s
efi ci ente.
Esta tcni ca
de trasfe-
renci a
se l l ama
DM (acceso
di .;;;' "
memori a).
Durante
l a trasferen_
ci a DMA
el procesador
estar i ;;;;;
i " -".,"." que
no tenga contror
del
bus del si stema.
un control ador
DMA acci ona
i o.' uu."".
"i ara
manear
l a
trasferenci a
di recramente
enrre.
el di sposi ti ";
;;;:;;' | l u *.rnori ".
El mi croprocesador
se puede
hacei que quede
i nacti vo
de muchas
ma-
neras.
El mtodo ms
comn
".
tr"i i i tui
l o. br;r;;i ;;;.
una seai
de
a
I
i

I
;
I
$
lt
n
570 DI SEO DEL SI STEMA DEL MI CROCOMPUTADOR
CAP. 12
control especi al . La Fi gura 12-17 muestra cl os seal es de control usadas
para l a trasferenci a DMA. EI termi nal de entrada de requi sci n de bus
(Br?
) en el estado 1, es una peti ci n
al mi croprocesador para habi l i tar sus
buses. El mi croprocesador termi na l a ej ecuci n de su i nstrucci n presente
'
l uego col oca sus buses, i ncl uyendo l a l nea RD
(l ectura) y WR
(escri tura)
en un estado de al ta i mpedanci a. Cuando esto se hace, el procesador col oca
l a sal i da de bus garanti zado (BG)
en el estado 1. Durante el ti empo en que
BG
:
I el mi croprocesador estar i nacti vo y su bus i nhabi l i tado. El proce-
sador regresa a su operaci n normal despus de que l a l nea BR regrese a 0
haci endo regresar su l nea BG a 0 e i nhabi l i tando l os buses. La l nea de
requi si ci n de buses se denomi na al gunas veces comando de retenci n y l a
garanta de bus como un reconoci mi ento de retenci n (hol d
acknowl edge).
Tan pronto como BG: 1, el control ador DMA puede tomar el control
del si stema de buses para comuni carse di rectamente con l a memori a. La
trasferenci a puede hacerse para todo un bl oque de pal abras de memori a,
suspendi endo l a operaci n del procesador
hasta que sea trasferi do todo t' {
bl oque. La trasferenci a puede hacerse pal abra a pal abra entre ej ecuci ones
de i nstrucci ones del mi croprocesador. Tal trasferenci a se l l ama toma de
ci cl o (cycl e
steal i ng). El procesador sol amente demora su operaci n por
un
ci cl o de memori a para permi ti r l a trasferenci a I/O di recta de memori a
para tomarse un ci cl o de memori a.
Requi si ci n
de bus
AB US
DB US
RD
I4JR
Al t a i mpedanci a
( i nhabi l i t ado)
s i B G: I Garanta
de bus
Fi gur a 12- 17 Seal es de cont r ol par a l a t asf er enci a DMA
El control ador DMA necesi ta l os ci rcui tos usual es de una i ntercone-
xi n para comuni carse con el mi croprocesador. Adems necesi ta un regi s-
tro de di recci ones, un regi stro contador de bytes y un grupo de l neas de
di recci ones. El regi stro y l neas de di recci ones se usan para comuni caci n
di recta con el si stema RAM. El regi stro contador de pal abras especi fi ca el
nmero de pal abras que van a ser trasferi das. La trasferenci a de datos se
hace comnmente en forma di recta entre el di sposi ti vo peri fri co y l a me-
mori a baj o control del DMA.
La Fi gura 12-18 muestra el di agrama de bl oque de un control ador DMA
tpi co. La uni dad comuni ca con el mi croprocesador va el bus de datos y
Ineas de control . Los regi stros en el DMA son sel ecci onados para el mi cro-
procesador por medi o de unas l neas de di recci ones, habi l i tando CS
(sel ec-
ci n de past i l l a) y RS
(sel ecci n
de regi st ro). Las l neas RD y WR en el
DMA son bi di recci onal es. Cuando BG
: 0,
el mi croprocesador se comuni ca
con el regi stro DMA a travs de l a barra de datos para l eer o escri bi r en l os
Mi croprocesador
WR
BR
BG
l nt er r upci n
Bus de ci i recci ri n
Separadores
del bus
de di ecci n
Registro
de di recci n
Regi stro
de cuenta
de byt es
Registro de
cont rol
Puest a
a cero
Fi gur a l 2- 18 Di agr ama de bl oque del cont r ol ado DMA
r egi st r os DMA. cuando BG
:
l , el DMA puede
comuni car se di r ect ament e
con l a memori a especi fi cando
una di recci n en el bus de di recci ones y acti -
vando su control RD o wR. El DMA se comuni ca con un di sposi ti vo peri f-
r i co ext er no y a t r avs de l as l ' eas de r equi si ci n y r econoci mi ent o.
El control ador del DMA i ncl uye tres i egi stros: un regi stro de di recci n,
un regi stro contador de bytes y
un regi stro de control . El regi stro de di rec-
ci ones conti ene 16 bi ts que
especi fi can ra posi ci n
deseada n l a memori a.
Los bi ts de l a di recci n pasan
a travs cl e un separador de buses y
van a pa-
rar al bus de di recci ones,. El regi stro de di recci orres ,e i ncrementa
despus
de cada trasferenci a de byte DMA" El regi stro ctxrtador cl e bytes ut-' a""-
ra el
.nmero
de bytes que se van a trasfri r. Este regi stro se decrementa
despus de l a trasferenci a de cada byte y se compruebn i nternamente
l os
ceros. El regi st,ro de control especi fi ca el mcdo de trasferenci a, bi en sea
haci a l a memori a (escri tura)
o haci a afera cl e el l a (l ectura).
Todos l os
regi stros en el DMA actan para
el mi croprocesador
como una i ntercone-
xi n Iz' o' As, el procesador puede
l eer o escri bi r en i os regi stros DMA
baj o el programa
de control , va el bus de datos.
Ei DMA se i ni ci a pr i r ner o por
el mi cr opr ocesador .
Despus de el l o el
DM-A
-comi enza
y conti na l a trasferenci a de datos entre l a memori a y l a
uni dad peri fri ca
hasta que se trasfi era un bl oque compl eto. El proces
de
i ni ci o es esenci al ment e
un pr ogr ama que
consi st e ds i nst r ucci o. es
I , . . ( J
r t r ue i ncl uyen l a di r ecci on DMA
r ar a
sel ecci onar l <l s r egi st r os par t i cui ar es.
Lgi ca de
cont r oi
Requi si ci n DMA
Reconoci mi ent o DMA
Lectura
z"esci tura
571
572 DI SEO DEt STSTEMA DEL MI CROCOMPUTADOR
CAP. 12
El mi croprocesador i ni ci a el DMA envi ando l a si gui ente i nformaci n a tra-
vs del bus de datos:
1. La di recci n de comi enzo del bl oque de memori a donde l os datos es-
tn di sponi bl es (para
l ectura) o donde l os datos estn al macenados
(para
escri t ura).
2. La cuenta de byte, l a cual es el nmero de bytes en er bl oque de me-
mori a.
3. Los bi ts de control para especi fi car una trasferenci a de l ectura o
escri tura.
4. Un bi t de control para i ni ci ar el DMA.
La di recci n de comi enzo se al macena en el regi stro de di recci ones DMA.
La cuenta de byte, se al macena en el regi stro e cuenta de bytes DMA y
l os bi ts de control son al macenados en el regi stro de control dei DMA. un;
vez qre se i ni ci e el DMA, el mi croprocesador deti ene l a comuni caci n con
el DMA a. no ser que reci ba una seal de i nterrupci n o si ste qui ere
com-
probar
cuntos bytes han sido trasferidos.
La posi ci n
del control ador DMA entre otros componentes en un si s-
tema de mi crocomputador
se i l ustra en l a Fi gura 12-1g. El mi croprocesador
se comuni ca con el control ador DMA por medi o del bus de datos y di recci o-
nes como con l a uni dad de i nterconexi n.
El DMA ti ene sus propi a,
di rec-
ci ones l as cual es acti van l as l neas CS y
BS. El mi croproce.udo, i ni ci a el
DMA medi ante el bus de datos. IJna vez que
el DMA r""l b" el bi t de control
para i ni ci ar, puede
comenzar l a trasf' erenci a entre el di sposi ti vo peri fri co
y el si st ema RAM.
. Qual d_o
el di sposi ti vo peri fri co
enva una requi si ci n al DMA, el con-
trol ador DMA acti va su l nea BR para i nformar ai procesador
l a l i beraci n
del bus de buses. El mi croprocesador responde
con .u l nea BG i nformando
al DMA que sus buses estn i nhabi l i tados.
El DMA col oca entonces el val or
corri ente de su regi stro de di recci ones en el bus de di recci ones, i ni ci a l a
seal BD o wR y
enva un reconoci mi ento
DMA al di sposi ti vo peri fri co.
El di sposi ti vo peri fri co
col oca entonces un byte en el bus de datos
(para
escri tura) o reci be un byte del bus de datos (para
l ectura). As, el
DMA control a l a operaci n de l ectura y escri tura y *u-i ni .tra l a di recci n
para i a memori a. La uni dad peri fri ca puede
comuni carse entonces con el
!AN{
por medi o del bus de datos para l trasferenci a di recta entre dos uni -
dades mi e.tras que el procesador
se i nhabi l i ta normal mente.
Para cada byte que se trasfi ere el DMA i ncrementa su regi stro de di -
recci ones y decrementa su regi stro de cuenta de byte. si el regi si ro de cuen-
ta de byte no l l ega a cero, el DMA comprueba l a l nea de rqui si ci n que
vi ene del peri fri co.
Para un peri fri co
de al ta vel oci dad, esta l nea ser
acti vada una vez se haya compl etado l a trasferenci a previ a.
se i ni ci a en-
tonc-es una segunda trasferenci a
-y
el proceso
conti n hasta que
se haya
trasferi do
todo el bl oque. si l a vel oci dad
del peri fri co
".
-"rror, l a l nea e
requi si ci n
DMA puede presentarse
un poco
tarde. En este caso, el DMA
remueve l a l nea de requi si ci n
de bus e manera que
el mi croprocesador
pueda
conti nuar l a ei ecuci n del programa.
cuando el peri fri co
requi ere
una trasferenci a,
ei DMA sol i ci ta l os buses de nuevo.
Interrupcin
Control
de lectura
Microprocesador
BG
BR
Di rec-
D WR ciones Datos
Di ec-
RD llR ciones Datos
Control de escritura
Bus de direcciones
Requi si ci n DMA
RD WR Direc- Datos
ciones
CS
RS
Cont rol ado DMA
BR
BG
Dispositivo
perifrico
Lectua ,/escritura
I
t
I
l

t
t
ry
I
,
;
Fi gura 12-19 Trasf erenci a DMA en un si st ema de mi crocomput ador
si el regi stro contador de bytes l l ega a cero, el DMA deti ene cual qui er
trasferenci a posteri or y remueve l a requi si ci n de bus. Este i nforma tam-
bi n al mi croprocesador de l a determi naci n por medi o de una requi si ci n
de i nterrupci n. cuando el mi croprocesador responde a l a i ntei rupci n
DMA, l ee el conteni do del regi stro de cuenta de byte. El val or de cero de
este regi stro i ndi ca que todos l os bytes fueron trasferi dos sucesi vamente.
El microprocesador puede leer este registro en cualquier otro momento y
comprobar el nmeo de bytes ya
trasferi dos.
a7?
574 DI SEo DEL SI STEMA DEL MI c Roc oMFUTADoR
CAP, 12
L-n control ador DIVIA puede
tener ms de un canal . En este caso. cada
canal trene un par
de seal es de contror de requi si ci n/reconai r"i ;;;;
L) \ l A, r se conect an a di sposi t i vos per i f r i cos
sepr ado*.
au canal t i ene
rarn' r.i en
su regi stro de di recci n propi o y regi str de cuenta de byte dentro
ci er D\1A. una pri ori dad
entre l os cnal Ls puede
ser establ eci da e manera
que
l os canal es con mayor pri ori dad
sean sevi dos antes que l os canares
. i ' , n menor pr i or i dad.
La trasferenci a I)IVIA es muy ti l en muchas apl i caci ones cl el si stema
i re
ml crocomputador.
Esta se usa para
una trasferenci a rpi da de i nforma_
r i L) n eni r e l os di scos f l oppy o l os casset t es de ci nt a magnei i ca y el si st ema
RAM' Es ti l adems para
comuni caci n
con l os si steri as temi nal es i nte-
racti vos, que ti enerr pantal l as
cRT o con pantal l as
de tel evi si n usadas para
j uegos
de vi deo. Tpi camente
una i magen de l o mostrado en l a pantal
se
reti ene en una memori a que puede
ser
-renovada
baj o el control d' el procesa-
dor. El conteni do de l a
-memori a
puede
ser trasfei i cl o a l a pantal peri -
di camente por medi o de l a trasfereci a
DMA.
_
una apl i caci n potenci al para
el DMA, es en un si stema rnul ti procesa-
dor que forma una red de dos o ms procesadores.
La comuni caci n
entre
procesadores puede
mantenerse
con una memori a comparti da qrra prr""
ser accesada por todos l os procesadores.
El DMA ., ,r., -todo conveni ente
para
trasferi r i nformaci n
entre l a memori a comn y l os di ferentes proce-
sadores de l a red.
REFE RENCI AS
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ci ency". Computer Desi gn, Vol . 16, No. I
(enero,
tgi i l , pgs. St_Ab.
{
1
9.
10.
PROBLEMAS
l 2-1.
cul
es l a di ferenci a entre una RAM
y una ROM?
Qu
papel presta cada
,tttu an un sistema microcomputador?
l2-2.
Por
qu es el bus de datos en ia mayora de los microprocesadores
bidirec-
ci onal mi entras
que el bus de di recci ones es uni di recci onal ?
12-3. Los mi croprocesadores
se catal ogan tpi camente
como de 4, 8 i 6 bi ts.
Qu
si gni fi ca el nmero de bi ts?
12-4. un bus de datos de un mi croprocesador
ti ene 16 l neas
y su bus de rJi recci o-
nes conti ene fZ l neas.
Cul
es l a mxi ma capaci dad
de memori a
que puede
ser conectada
al mi croprocesador? cuntos
byl es se pueden al macenal en
l a memori a?
12-5.
cul
es l a di ferenci a entre un mi croprocesadcr
y un mi crocomputador? cul
es l a di ferenci a entre un mi crocomputador
de una sol a pasti l l a y una pasti l l a
mic roproc esadora?
12-6. consi dere un componente
LSI de 8 bi ts
(memori a o i nterconexi n) con termi -
nales de datos entrada
y salida separados
y ningn separador de buses
interno. I;sando .rrro. ."p".udores extrnos de tiestado, muestre cmo los
termi nal es de entrada
v
ti " del componente
deben ser conectados a un bus
de datos bi di recci onal .
12-?. Un mi croprocesador
de 16 bi ts ti ene un sol o bus de 16 bi ts, el cual est com-
partido para trasferir una direccin de 16 bits o una palabra de datos de 16
tit.. n"ptlqrr"
po. qu un retenedor de direccin externa o registro debe estar
entre el microprocesador
y las entradas de direcciones de la memoria' Formu-
l e un conj unto
posi bl e de seal es de control
para l a comuni caci n
entre el mi -
..opro...do.
y' lu *u,',oria. Haga una lista de la secuencia de trasferencias
put" uttu lectura o escritura de memoria'
12-8.
Qu
contendrn el regi stro acumul ador A y l os bi ts d condi ci n c
(arras-
tre), s
(si g:no), z
(""roi y v
(sobrecapaci dad) despus de cada u' a de l as si -
gui entes i nstrucci ones?
l val or i ni ci al del regi stro A en cada caso es
(?2)ro'
L,r-u
que todts los bits de condicin
se af'ectan despus de una operacin
ar i t mt i ca o l gi ca'
( a)
SUMAR el o r er ando i nmedi at o
( C6) , 0'
( b)
SUMAR el oper ando i nmedi at o
( 1E) ' o'
(c) Apl i car una funci n AND al operando i nmedi ato
(8D)' n'
(d) Apl i que una funci n OR-excl usi va
del acumul ador a s mi smo'
12-9. Especifique el nmero de bytes en cada instruccin
y haga la lista de la se-
cuncia de trasferencia def registro
que ejecuta las siguientes
instrucciones
de l a Tabl a 12-2.
(a) STA ADl6
(b) ADD FG
(c) SUB B
(d) rNR A
(e) JC ADl 6
Almacenar A directamente
Sumar con un registro
i ndi rectamente
Sustraer
B de A
Incrementar
A
M\ ADI 6l <-
A
A<- A+Mf FGl
A+- A- B
A+- A* l
Bi f ur caci n
si hay ar r ast r e Si
( C: 1) ent onces
( PC
*AI ) 16i
12,10. Repase l a l i sta de i nstnrcci ones de l a Tabl a 12-2 e i ndi que si l as i nstruccrc'
nes ocupan uno, dos o tres bYtes'
575
Qu
papel presta
576 oI SEo DEL SI STEMA DEL MI cRocoMPUTADoR
c AP. 12
12-11. La pri mera i nstrucci n
l i stada en Ia Tabl a L2-2 es una i nstrucci n
de movi -
mi ento que trasfi ere el conteni do de B a A.
cuntas
i nstrucci ones
equi va_
l entes hay para
trasferi r el conteni do del regi Jtro Rl a R2 donde Rt o.R2 es
uno de los registros_ A, B, C, D, E, F o G? El registro fuente puede
ser el mis-
mo que el registro de destino.
12-12. La Tabla 12-1 lista tres instrucciones
de sumar a A con diferentes modos de
direccionamiento. Expanda la tabla para que sta incluya ios siguientes mo_
dos de direccionamiento:
(a)
Di recci onami ento
de pgi na
cero.
(b)
Di recci onami ento
rel ati vo.
(c)
Di recci onami ento
i ndexado.
Haga la secuencia de las operaciones necesarias para procesar
cada instruc-
ci n.
I2-13. ql cdi go de operaci n de una i nstrucci n se al macena en el l ugar de memori a
(7128)r6'
El si gui ente byte de memori a conti ene (FB),0.
Dnde
debe estar
al macenado
el operando en l a memori a si l a i nstrucci n' i i ei e
el modo si gui en-
te de di recci onami ento?
(a)
Di recci onami ento
de pgi na
cero.
(b)
Di recci onami ento
de pgi na presente.
(c)
Di recci onami ento
rel ati vo.
12-14. Haga una lista de trasl'erencias
de memoria necesarias para procesar
una ins-
trucci n en modo de di recci onami ento
i ndi recto cuando l a i nstrucci n
es un
ti po de control (por
ej empl o, sal to i ncondi ci onal ).
cuntos
ci cl os de memo_
ri a son necesari os?
1l -i i . gunos mi croprocesadores
vi enen con una pi l a regi stro i nterno (capaci dad
\\nr\lrilr\ er\tru e \e
past\\\a
e\ mrcroproc*"do..btros conrienen un regis-
tro i ndi cador de pi l a con acceso a l a memori a para l a pi l a. Di scuta l as venta-
jas
y desventajas de cada configuracin.
12-16. Si usted est fami l i ari zado con una cal cul adora el ectrni ca que usa una pi l a
para evaluar expresiones aritmticas, explique cmo opera el mecanismo de
l a pi l a
cuando se cal cul a Ia expresi n 3 X 4
+
b X 6.
12-17' Una di recci n de regreso de subruti na puede
ser al macenada en un regi stro
ndice en vez de una pila. Discuta las ventajas y desventajas de esta onfi-
guraci n.
r2-18, La parte superior de la pila
contiene 5A y el siguiente byte hacia abajo de la
pila es 14 (todos
los nmeros estn en hexadecimal). El indicador de pila con-
tiene 3456. Una subrutina de llamado al lugar de instruccin 67AE (trs
bytes)
est l ocal i zada en l a di recci n de memori a 013F.
Cul es
son Ios conteni dos
del PC, SP y l a pi l a:
(a)
Antes de que l a i nstrucci n de l l amado sea ej ecutada?
(b)
Despus de que la instruccin de llamado sea ejecutada?
(c)
Despus del regreso de la subrutina?
(d)
Despus del segundo regreso de la instruccin de la subrutina seguida
de aquel l a en (c)?
12-19.
cmo
podra darse una secuencia a un programa que necesita dos pilas de
memoria mantenidas a travs del prngrama
con un microprocesador que tiene
solamente un indicador de pila?
\
PROBLEMAS 577
12-20.
Cul
es Ia diferencia fundamental entre el llamado de subrutina
y una requi-
sicin de interrupcin?
Es
posible usar una pila de memoria comn
para
ambos?
12-21. Un microprocesador responde a una requisicin de interrupcin insertando
a la pila no solamente [a direccin de regreso sino tambin el contenido del
regis[ro procesador que puede ser afectado mientras se atiende la interrup-
ci n.
(a) Haga una lista de aquellos registros de Ia Figura 12-5 cuyos contenidos
deben ser insertados hacia la pila.
(b)
Cuntos
ciclos de memoria se tomaran ahora para ejecutar una requi-
si ci n de i nterrupci n?
12-22. Obtenga el circuito del codificador de prioridad de cuatro entradas cuya ta-
bla de verdad se especifica en la Tabla 12-4'
12-23. Derive la tabla de verdad de un codificador de prioridad de 8 entradas.
12-24. Especi fi que l as cuatro di recci ones vector
(en hexadeci mal )_cuando
r y y de
la Tabla 12-4 son los bits 4 y 5 del byte de menor orden. Todos los dems bits
del byte son 0. El byte de mayor orden es siempre FF.
lZ-25.@) iCuntas
pastillas RAM de 128X8 son necesarias para configurar una
memoria con capacidad de 2.0'A bytes?
(b)
Cuntas
lneas del bus de direcciones
pueden ser usadas para accesar
' '
).0A bygs de memoria?
Cuntas
de estas lneas sern comunes a todas
las pastillas?
(c)
Cuntas
lneas deben ser decodificadas
para la seleccin de pastilla?
Especifique el tamao de los decodificadores.
12-26. un microprocesador usa pastillas RAM de una capacidad de 1.024 x 1.
(a)
Cuntas
pastillas son necesarias y cmo podran conectarse sus lneas
de direcciones
para conformar una capacidad de memoria de 1.024 bytes?
(b)
Cuntas
pastillas son necesarias
para conformar una capacidad de me-
moria de 16K bytes?
12-27.tJna
pastilla ROM de 1.024 X 8 bits tiene cuatro entradas de seleccin
y opera
.or, .r" fuente de poder de 5 voltios.
Cuntas
patillas son necesarias
para
una pastilla de CI? Dibuje un diagrama de bloque y asigne nombres a los ter-
minales de entrada
y salida de la ROM.
12-28. Expanda el sistema de memoria de la Figura 12-13 a 4.096 bytes de RAM
y
.090 bytes de RoM. Haga la lista del mapa de direcciones de memoria e in-
dique qu tamao de decodificadores son necesarios.
l2-zg.Vn microprocesador usa una
pastilla RAM de 25q_X 8 y pastillas ROM de
i.OZ x A. tst sisie-a " -i.tofro"esador
necesita 2K bytes de RAM, 4K bytes
de ROM
y cuatro unidades e interconexin, cada una de cuatro registroa.
Se usa una confi guracnl /O
con mapa de memona.A l os dos bi ts de ma-
vor
ore" del bus-de direcciones se les asigna 00 para la RAM, 01 para la RoM
y l0 para los registros de interconexin.
(a)
Cuntas
pasti l l as RAM
y ROM son necesari as?
(b) Dibuje un mapa de direcciones de memoria para el sistema'
(c) D un rango de direcciones en hexadecimal
para la RAM, ROM
y la inter-
conei n.
'J
F
578 DI SEO DEL SI S' TEMA DE - . MI CROCOMPUTADOF cAP. 12
12-30. t , n mi croprocesador de 8 bi t s t i ene un bus de di recci ones de 16 bi t s. Las pri -
meras 15 l neas de i a di recci n son usadas para sel ecci onar un banco de me-
mori a de 32K byt es. Los bi t s de mayor orden de l a di recci n se usan para
sei ecci onar un regi st ro que reci be el cont eni do del brs de dat os. Expl i que
cmo se puede usar est a conf i gi raci n para ext ender l a capaci dad de memo-
ri a del si st ema a 8 bancos de 3K byt es cada una para un t ot al de 256K byt es
de memori a
12-i 11, La i nt erconexi n de i a Fi zura 12-14 se conect a a un t us de di ecci ones de un
mi croprocesador. Ei regi st ro de dat os del
puert o
A es sel ecci onado con una
di recci n hexadeci mal XXXC, donde l as X pueden ser cual qui er nmero.
(a)
Cmo
deber an ser conect adas l as l neas de di recci ones al t ermi nal de
ent r ada
( CS)
de sel ecci n de past i i i a?
(b)
Cul es
son l as di recci ones hexadeci mal es que sel ecci onan l os ot ros dos
regi st ros en l a i nt erccnexi n?
12-32.
Cul
es l a di f erenci a ent re t rasf erenci a di rect a y una t rasf erenci a con en-
I ace en una rnt erconexi n peri f ri ca
en paral el o?
l 2-33.
Cul
es l a di f ' erenci a errt re una t rasf erenci a en seri e si ncrni ca y asi ncrni -
ca de i nf orr. . raci ri n en l neas de comuni caci n de l arga di st anci a?
12-34. Consi dere i a posrbi l i dad de conect ar un nmero de mi croprocesadores a un
grupo de buses de dat os y di recci ones comunes.
Cmo
se puede est abl ecer
una trasferencia de informacin ordenada entre los microprocesadores y la
memori a comn?
Ci rcu i tos
d i g i ta Ies
i nteg ra d os
.
' ; l ; at '
: l ' ;
:ri-i:
:
13- 1 TNTRODUCCTON
Fl ci rcui to i ntegrado (cI)
fue i ntroduci do
en l a Secci n 1-9, y l as di feren-
tes fami l i as di gi tal es
fueron di scuti das
en l a secci n 2-g. Este captul o pre_
senta l os ci rcui tos el ectrni cos
bsi cos en cada fami l i a-i ogi ca
ai gi tat i t
v
anal i za
su operaci n
el cti ca.
se asume un conoci mi ento
bsi co de el ec_
t rni ca.
Las fami l i as l gi cas
di gi tal es
de cI son consi deradas
aqu como:
DTL
12L
TTL
ECL
MOS
CMOS
Semi conductor
de xi do de metal compl ementado
Los dos pri meros,
RTL y DTL, ti enen soramente
si gni fi cado
hi stri co,
ya que
se usan muy raramente
en nuevos
di seos. La RTL fue l a p.i me.a
fami l i a
comerci al que
fuera usada extensamente.
se i ncl uye
aqu, porque
re-
presenta
un punto
de parti da
ti l para
expl i car l as operci o' es
bsi as de
l as compuertr_s
di gi tal es. Los ci rcui tos DTi han .i " i "-pi "zados gradual _
mente por
TTL. De hecho, l a TTL es una modi fi caci "
a" i u' "*puerta
DTL.
La operaci n
de l a compuerta
TTL ser ms fci l "
""i u""i
despus de ha_
ber di scut i do l a compuel t a
DTL. Las caract er st i cas
d; i i i ; ECL y
cMos
fueron presentadas
en l a secci n 2-g. Esas fami l i as
ti enen un gran
nume_
ro de ci rcui t os
MSI y LSI . I ' L y
MoS se usan pri nci pal menre
para
cons-
trui r funci ones LSI.
El ci rcui to
bsi co de cada faqi -l i _a l gi ca di gi tal de cl es una compuerra
NAND o NoR. Este ci rcui to es el bl oqu! pri nci pal
de const"rr"ci n
dei cual
RTL
Lgi ca de
Lgi ca de
Lgi ca
de
Lgi ca
de
Lgica de
transi stor y resi stenci a
transi stores y
di odos
i nyecci n
i ntegrada
transi stor y
transi stor
emi sor acopl ado
Semi conductor
de xi do de metal
579
5N CI RCUI TOS I NTEGRADOS DI GI TALES
Ent ra-
das
cAP. 13
se pueden obtener funci ones ms compl ej as. Un retenedor ,RS se construye
con dos compuertas NAND o dos NoR conectadas col a a col a. un fl i p-fl op
maestro-escl avo se obti ene de l a i nterconexi n de cerca de di ez compuertas
basi cas. un regi stro se obti ene de l a i nterconexi n de fl i p-fl ops y
compuer-
tas bsi cas. cada fami l i a l gi ca de cI ti ene di sponi bl e un catl ogo di l os
gmpos
de ci rcui tos i ntegrados que
conti enen vari as funci ones l gi cas di gi -
tai es. Las di ferenci as en l as funci ones l gi cas di sponi bl es de cada fami l i a
i gi ca, no son tan acentuadas en l as funci ones que l ogran, como en l as ca-
actersti cas especfi cas de l a compuerta bsi ca de l a cual se ha construi do
l a f unci n.
Las compuertas NAND y NoR se defi nen normal mente por l as funci o-
nes de Bool e que
confi guran en trmi nos de l as vari abl es bi nari as. Cuando
se anal i zan como ci rcui tos el ectrni cos, es ms conveni ente i nvesti gar sus
rel aci ones de entrada-sal i da en trmi nos de dos ni vel es de vol taj e: un ni vel
ol to (H) y un ni vel baj o (L), (ver
Fi gura 2-10). Las vari abl es bi nari as toman
Ios val ores 1 y 0. cuando se adopta l a l gi ca posi ti va, se asi gna el val or de
I al ni vel de vol taj e al to y el bi nari o 0 al ni vel de vol taj e baj o. Aparti r de l a
tabl a de verdad de una compuerta NAND de l gi ca posi ti va,
." d"dn"" .,
comportami ento en trmi nos de ni vel es al tos y baj os, como se establ ece en
l a Fi gura 13-1. El comportami ento correspondi ente de l a compuerta NoR
se establece en la misma figura. Estas proposiciones
deben sei recordadas,
)' a
que se usarn durante el anl i si s de todas l as compuertas en este ca-
p t ul o.
Las di ferentes fami l i as l gi cas di gi tal es son usual mente eval uadas
comparando l as caractersti cas de l a compuerta bsi ca en cada fami l i a. Las
caractersti cas ms i mportantes fueron di scuti das en l a Secci n 2-g. Estas
se l i stan aqu como referenci a.
x y
LL
LH
HL
HH
Ent ra-
das
Sal i das
Sal i das
H
H
H
L
Compuerta NAND
(a)
Si cualquier entada est baja
(L)
su sal i da ser al t a
(H).
(b)
Si odos las entradas estn altas
(H)
l a sal i da est ar baj a (L).
,-l-L'
Compuerta NOR
(a)
Si cual qui er ent rada es al t a (H)
Ia salida es baja (L).
(b)
Si ods las entradas son bajas (L),
l a sal i da es al t a
(H).
L
L
L
' --'
v-1-/
x y
LL
LH
HL
HH
Figura 13-l Condiciones de entrada y salida para
las compuertas NAND y NOR de lgica positiva
sEc. 1 3-2
CARACTERI STI CAS
DEL TRANSI STOR
BI POLAR
581
l . tr' an-out o capaci dad de carga, especi fi ca er nmero
de cargas nor-
mal es que pueden
acci onarse co.t i a sal i da de l a compuertai i n
me-
noscabo de su operaci n normal . una carga normal se defi ne como
Ia corri ente que fl uye en l a entrada de ,r.ru
"o-p.rerta
de l a mi s-
ma fami l i a.
2. Di ' si paci n
de potenci o
es l a-potenci a
consumi da por
una compuerta,
l a cual debe ser sumi ni strada por
l a fuente de poder.
3. Retardo de propagaci n
es el ti empo de retardo de transi ci n pro-
medi o para que l a seal se propague
de l a entrada a l a sal i da, cuan-
do l as seal es cambi an en val or.
4. Margen de rui do es el l mi te del vol taj e de rui do que puede
estar
presente
si n menoscabo de l a operaci n adecuada dei ci rcui to.
El transi stor de
j untura
bi pol ar (BJT),
es el transi stor fami l i ar de
j un-
tura npn o pnp.
En contraste, el transi stor de efecto de campo (FETi ,
se
di ce que
es uni pol ar. La operaci n del transi stor pol ar
depenl aer fl uj o de
dos ti pos de portadores:
el ectrones y huecos. un i ransi str
uni pol ar depen-
de del fl uj o de un ti po de portador
mayori tari o que pueden
ser el ectrones
(canal
n) o huecos
l cg1al rl ._Las_pri meras
ci nco fami l i as l gi cas l i stadas
previ amente,
RTL, DTL, TTL, ECL e I2L, usan transi stores
i pol ares. Las
l ti mas dos fami l i as l gi cas Mos y
cMos usan un ti po de transi stor uni -
pol ar l l amado transi stor
de efecto de campo semi conductor
de xi do de me-
tal , abrevi ado MoSFET o Mos como apstrof' e.
Se comenzar descri bi endo
l as caractersti cas
del tansi stor bi pol ar y l as compuertas bsi cas usacl as
9l ^l T
fami l i as l gi cas bi pol ares. Se expl i car l a operaci n del transi stor
MOS en asoci o con sus dos fami l i as l gi cas.
13- 2 CARACTERI STI CAS
DEL
TRANSI STOR
BI POLAR
Esta secci n est dedi cada al repaso del transi stor bi pol ar, como se apl i ca
a ci rcui tos di gi tal es. Esta i nformaci n
se usar para
t unl i ri r del ci i cui -
to bsi co en l as ci nco fami l i as l gi cas bi pol ares. Los transi stores bi pol ares
pueden
ser del ti po
?pl
o pnp.Adems,
l l os estn construi dos
"o'
g.r-"-
ni o o materi al de si l i cn semi conductor.
Los transi stores cI, si n
"-Tu.go,
son hechos con si l i cn y
son comnmente del ti po npn.
Los datos bsi cos necesari os para
el anl i si s de tos ci rcui tos di gi tal es,
pueden
ser obteni dos por i nspecci n de l as curvas tpi cas caractersti cas
del transi stor de si l i cn npn de emi sor comn, mostrao en l a Fi gura ts-i .
El ci rcui to en (a)
es un si mpl e i nversor
con dos resi stenci as y un transi s-
tor. La corri ente marcada r. fl uye a travs de Ia resi stenci a
R" y
el co-
l ector del transi stor. La corri ente 1, fl uye a travs de l a resi si enci a
R,
y l a base del transi stor. El emi sor se conecta a ti erra y su corri ente Ir
!
I,
*
Io' El sumi ni stro de vol taj e est entre vrc y ti ei ra. La entrada es-
t en-tre V, y ti erra. y l a sal i da entre V, y
ti erra.
-
se asume una di recci n posi ti va para l as corri entes de l a manera i n-
di cada. Esas son l as di recci ones en l as cual es fl uye l a corri ente normal men-
t
I
I
I

t
It
il
( a)
Ci r cui t o i nve sor
( b)
Car act er i st i ca r l e l abase
de t . r ansi st or
Fi gur a 1l ) - 2
( l : r r act er i st i r : as
ci el
(c

aractersti ca
del col ector
del t r ansi sl or
t ansi st or
de si i i cn npn
t c
( mA.
0, 6
0, 5
u, 4
l'c
('
R;
0.:i
It
: fi,Z
mA
V' .r, (V)
t e en un t r ansi st or npn. Las cor r i ent es
de col ect or y
base, I " e 1, son
posi ti vas
cuando fl uyen ar transi stor.
La corri ente
de
"-r.o,
.I, es posi -
trva c*ando fl uye fuera del tansi stor,
cre l a manera ;;*; .r" i nel i ca pr.rr i a
fl eci i a e' el termi nal cl el er' i sor" El srnbol o v;." si gni d;a i a cui aa de vol -
t a- i e dei col ect or al emi sor y
es. si empr e posi t i va.
cor r esp. ndi ent ement e,
\ ' " , , es l a ca da de vol t aj e- en
l a
j u' t u.
base emi sor - st a j unt ur a
se
pol ari za
di rectarncnte
cuando
vnr, *u posi ti vo.
s. p"i "ri
i nversamente
cuando l r' r, es negatrvo.
La caractersti ca grfi ca
base emi sor se muestra en l a Fi gura
rB-2(b).
Esta es-una grfi ca
de v"r, versus 1,,. si el vol taj e bure
"-i .o.
es meni l r
que
0, 6 v' - se- di ce que
el t r ansi st or est en cor t e y no f l uye cor r i ent e de ba-
se. c' uando l a
j untura
base emi sor est pol ari da
i re"t"*errte
con un
vol t aj e mayor que
0, 6 v, ei t r ansi st or
condu
" u
u f o' , " *; u" r u a subi r m' y
rpi do,
mi e-ntras
eue
.v
cambi a muy poco.
El vol taj e i ",
"
travs der
transi stor
de conducci n
raras veces xede 0,g V.
J D)
Las caractersti cas grfi cas
coi ector emi sr-r, conj untamente
con l a l i nea
de car ga se muest r an
en l a Fi gur a 13- 2( c) . cuancl o ; ,
" r
*" " or que
( ) , 6
v.
el transi stor
est en corte cotr 1,
:
0 y
fl uye una
"o."""t"
Aespreci abl e
en
582
sEc. r 3-2 CARACTERI STI CAS DEL TRANSI STOR BI POLAR 583
el col ector. El ci rcui to col ector emi sor se comporta entonces como un cl r-
cui to abi erto. En l a regi n actua, el vol taj e de col ector V", puede estar
entre 0,8 V y V... La corri ente de col ector I" en esta regi n puede ser
cal cul ada para ser aproxi madamente i gual a l "hrr, donde h., es un pa-
rmetro del transi stor l l amado l a gananci a de corrente dc. La corri ente de
col ector mxi ma no depende de Iu, si no del ci rcui to externo conectado al
col ector. Esto es debi do a que Vc es si empre posi ti vo y su menor val or
posi bl e es 0 V. Por ej empl o, en el i nversor mostrado, se obti ene el mxi mo
1, ' haci endo Vrr: 0 para obt ener I
:
Vsg
/ R.
Se ha est abl eci do que
4: hrI a
en l a regi n act i va. EI
Lt rmet ro
ho" vari a ampl i amente sobre el rango de operaci n del transi stor,
;*;1
sg
an ti l de usar un val or promedi o para propsi tos de ari :r' s- fl ,rr un
rango de operaci n tpi co, hp, es al rededor de 50, pero baj o ti eri a:; condi -
ci ones podra baj ar hasta 20. Se debe tener en cuenta que l a cc"' i ente de
base 1, puede aumentarse a cual qui er val or deseabl e, pero en Ia corri ente
de col ector 1. est l i mi tada por parmetros de ci rcui tos externos. Cq.,mo
consecuenci a. se puede l l egar a una si tuaci n donde herl " es mayor que
I c. Si est a condi ci n exi st e, se di ce que el t ransi st or est en l a regi n de
saturacn. fu, Ia condi ci n para saturaci n se determi na a parti r de l a
rel aci n:
1."
t , >
donde 1.. es Ia mxi ma corri ente de col ector que fl uye durante l a satu-
r aci n. l . o no es exact ament e cer o en I a r egi n de sat ur aci n, per o nor -
mal ment e est cer ca de 0, 2 V.
Los datos bsi cos necesari os para anal i zar ci rcui tos di gi tal es de tran-
si stores bi pol ares son l i stados en l a Tabl a 13-1. En l a regi n de corte, Vo.
es menor que 0,6 Y, V", se consi dera un ci rcui to abi erto y ambas corri en-
tes son despreci abl es. En l a regi n acti va, V' u" est cerca de 0,7 V, V(.E
puede vari ar en un rango grande e 1. puede
cal cul arse como funci n de .Iu.
En l a regi n de saturaci n, Vru a duras penas cambi a pero Vr" cae a
0,2 V. La corri ente de base debe ser l o sufi ci entemente grande para sati s-
facer l a desi gual dad l i stada. Para si mpl i fi car el anl i si s, se asume que Vrn,
: 0, ?
V si el t r ansi st or est conduci endo, bi en sea en l a r egi n act i va o de
sat ur aci n.
Tabl a 13- 1 Par met os t pi cos de un t r ansi st or de si l i cn npn
Regi n Vae(Y)' vcs (Y)
Rel aci n corri ent e
Cor t e
Act i va
Sat uraci n
< 0, 6
o6- o7
0,7
-
0.8
Ci rcui to abi erto
> 0,8
0, 2
I s : l r - Q
I
=
hpsls
Ia > Ics/hFE
*Se
asume que Bo, es 0, 7 V si el t r ansi st or est conduci endo en l a r egi n acr i va , r
de sat ur aci n.
5U CI RCUI TOS I NTEGRADOS DI GI TALES
Rc : I k Q
Rs: 22k Q
h",
:
50
Vcc
:
5 V (vol taj e
de sumi ni stro)
H
:
5V (vol t aj e
deal t o ni vel )
L
:
0,2V (vol taj e
de baj o ni vel )
cAP. 13
El anl i si s de l os ci rcui tos di gi tal es puede
tomarse usando un procedi -
mi ento prescri to: para que cada transi stor en el ci rcui to determi ne si su
v' es menor que 0,6 v. si es as, el transi stor est en corte y
el ci rcui to
col ector emi sor se consi dera un ci rcui to abi erto. Si vr" es mayor que 0,6
V, el transi stor puede estar en Ia regi n acti va o de sturaci n. cai cl ese
l a corri ente de base, asumi endo
eue
Vr,
:0,2
V. Luego cal cul e el val or m-
xi mo posi bl e de l a corri ente de col ector 1.., asumi endo V",
:
0,2 V. Estos
cl cul os estarn en trmi nos de l os vol taj es apl i cados y l os val ores de l as
resi stenci as. Entonces, si l a corri ente de base es l o sufi ci entemente grande
para que Iu 21",
/hr,
se deduce que el transi stor est en l a regi n de
saturacin con v.u
:
o,2 v. sin embargo, si ]a coniente de base es meno y
la relacin anterior no se satisface, el transisto est en la regin activa y
se recal cul a l a corri ente de col ector 1" usando l a ecuaci n I":hrrl ;.
Para demostrar l o anteri or con un ej empl o, consi drese el ci rcui to i l -
versor de l a Fi gura 13-2(a) con l os si gui entes parmetros:
Con el vol t aj e de ent rada V, : L: 0, 2 V, se t i ene que Vr, < 0, 6 V y el
transi stor est en corte. El ci rcui to emi sor col ector se comporta como un
ci rcu_i t o abi ert o; de manera que
el vol t aj e de sal i da V": 5 V=I i .
.
C_on el vol taj e de entrada V,
:
H: 5 V, se deduce
eue
V, > 0,6 V. Asu_
mi endo que
Vr,
: 0, 7
se cal cul a l a coni ent e de base:
, ^
-
V'
-
V"":
! --o-7
-D
Rs zrd:
o' 195 mA
La corri ent e mxi ma de col ect or, asumi endo Vc: 0, 2 V es:
, - _- Vr r - Vr r - 5- o2
LD
Rc f f i : 4' 8mA
Se comprueba entonces l a saturaci n:
0, 1e5
:
, " ,
E:
#:
o, oe6mA
y-se
encuentra que l a i necuaci n se sati sface ya que
0,195> 0,096. se con-
cl uye que
el t ransi st or est sat urado y que el vol t aj e de sal i da v. : v"":
0,2 V: . As el ci rcui to se comporta como un i nversor.
El procedi mi ento
descri to anteri ormente ser usado de manera extensa
durante el anl i si s de l os ci rcui tos en l as si gui entes secci ones. Esto se ha-
r por medi o del anl i si s cual i tati vo, es deci r, si n escri bi r l as ecuaci ones
numri -cas
-especfi cas.
El anl i si s cuanti tati vo y l os cl cul os especfi cos
sern dej ados como ej erci ci os en l a secci n de pi obl emas,
al fi nai de este
captulo.
SEC. l 3- 3
C| RCUI TOS
RTL y DTL Sgs
Hay ocasi ones
donde
no sol amente
fos tansi stores,
si no tambi n
ros
diodos se usan
""
r?:^:,^._r"_-".
iqi;;lq;.
U" aio
J;;'."";""struye
de un transi stor
con el col ector
conectao
a l " ".",
"o;;";;;;.a
en l a Fi gura
13-3(a)'
El smbol o
usado putu
"i -i oao
se muesta
en l a Fi g' ra
rB-3(b).
El diodo se comporta
esenciaiment.
""-"
;
il;;;;;;"'"-i'.o.
de un rran- si stor.
La caractersti ca
grrfi ;;--;.t*da
e-n l a Fi gura
1B_B(c),
es si mi l ar
a l a caractersti ca
de un i .""ri rt"..
e*pued"
"o""i ;i ;;;;r,"",
qu"
el di o_ do est inactivo
v no condu"i.;a;
.;;d"
;, ;;i;;
" l"ii""
de polariza-
ci n di recta,
vr, es menor que
0,6 v. cuando
er di odo
conduce,
ra corri en-
te I, fluve
en la direccin
mostaa"
""
r" ig"*-ildi,']
u,
o"r*".,""" ceca de 0,7 V' Se debe agregar
.,"" ti "."ncra
extena para
l i mi tar
l a co- rri ente
en el di odo
.que."o""a".,
vu-l u. su vol taj e permanece
bastante
constante
como fracci n
de vol ti o.
ID
( mA)
(a)
Tansistor
adaptado para
usase como diodo
ID
-
lo-+{-o 2
+, ,
vD
(b)
Smbolo grfico
del diodo
vD( v)
(c)
Caactestica
del diodo
{
l
:

I
Fi gura
l B-3 Smbol o del di odo de si l i cn y caractersti cas
13- 3
CI RCUI TOS
RTL Y DTL
Compuert a
bsi ca
RTL
El ci rcui to
brsi co de.ra fami ri a
l gi ca
di gi tal
RTL es l a compuerta
NoR mos-
trada en l a Fi gura
13-4. cada
"""tr"r-
se asoci a con una resi stenci a
y
un
transi stor.
Los col ec.tores
de l os transi stores
estn conectados
a l a sal i da.
Los ni vel es
de vol taj e para
el .i t""i i o .o" 0,2 v para
el ni ver baj o y
de 1 a
3, 6 V para
el ni vel al t o. -
El anl i si s
de l a compuerta
RTL es muy si mpre y
si gue el procedi mi en-
to esbosado
en la seccin
anterior.
si- c,ruiq,,,i".
ur,.u'u-"
lu compuerta
RTL es al ta. el correspondi ente
transi stor
se l l eva a satuaci n.
Esto cau_
sa que
l a sal i da sea baj a i ndependi entemente
de l a entrada
de l os otros
transi stores.
si todas l as entrdas
estn ur;., ,2 v' ,^' l *i .u.r.i .tor
esta_
r en corte, poreue
VBE
<0,6 V. Esto
""rrr"
que
l a sal i da
del ci rcui to
sea
al ta hasta u"l rc.."
ai ".raror
d"i ;I"t".j "
de sumi ni s
tro vr". Esto confi rma
l as condi ci ones
esrabl eci das
en l f-i -
rB_l para
l a compi uerta
NOR.
No_
tese que
el margen
de rui do para
ra
"tr"u
a" I"n"l ' ""' "Jru -
o,r: 0.4 \-.
vr ,
=
3, 6Y
Y= ( A+ B+ Ct '
Fi gura 13-4 Compuert a NOR bsi ca RTL
La capaci dad de carga
(fan-out)
de l a compuerta RTL est l i mi tada al
val or del vol taj e de sal i da cuando est al to. A medi da que l a sal i da est car-
gada con l as entradas de otras compuertas, se consume ms corri ente por
l a carga. Esta corri ente debe fl ui r a travs de Ia resi stenci a de 640 o. Un
cl cul o si mpl e
(ver
Probl ema 13-1) demostrar si h" cae a 20, el vol taj e
de sal i da caer a 1 V ms o menos cuando l a capaci dad de carga es 5. Cual -
qui er vol taj e por debaj o de 1 V en l a sal i da, pudi era no acci onar el si gui ente
transi stor en saturaci n como se requi ere. La di si paci n de potenci a de Ia
compuerta RTL es cerca de 12 mW y el retardo de propagaci n promedi a
25 ns.
Compuer t as bsi cas DTL
El ci rcui to bsrco en l a fami l i a l gi ca DTL es l a compuerta NAND mostrada
en Ia Fi gura 13-5. Cada entrada' est asoci ada con un di odo. Los di odos y
l a resi stenci a de 5 kQ forman una compuerta AND. El transi stor si rve
5k a
Pnt
D)
586
Fi gura 13-5 Compuert a NAND bsi ca DTL
SEC. 13- 3
C| RCUI TOSRTT; Dr r
Eg. ,
como ampl i f i cador
de cori ent e
mi ent ras que i nvi ert e l a seal di gi t ai . Los
dos ni vel es son 0, 2 v para
el ni vel baj o y ent re 4 y
b v para
er ni ' ei ai t o.
El anl i si s de l a compuert a DTi debe est ar "
""ri ".
a l as condi ci o_
nes l i stadas
en l a Fi gurg
i 3-1 para
l a compuerta
NAND.
Si cuarqui er
com-
puerta
de entrada
est baj a, e.r 0,2 v, el corresp""Ji ""t"i odo
conduce Ia
cori ente
a travs de !' i . y l a resi stenci a
de 5 K o de entrada. El vol ta-
j e
en el punto
P es i gual a1 vol taj e de entrada d,e 0,2v -e. u"u cada de di o_
do de 0,? V. para
un total de 0, v.
para
que
el transi stor
comi ence a con-
duci r, el vol taj e en el punto
p
debe .ob."paru,
r; p";;;;;l
de una cada
Vuo en
Q1ms
dos ca das en l os di odos Dt -y D2, f r: 1, 8
V. Como el
vol taj e en P se manti ene
en
_0,g
v po.
el di ,odo e e.rtrada que
conduce, el
t ransi st or
est ar en cort e y el vol t aj e de sal i da est ar al t , en b v.
si todas i as entradas
de l as compuertas
son al tas, el transi stor
se l l eva
a l a regi n
de saturacj g"-
ELvol taj e
de
p
es atro.u rguaf u v", ,.a, l as dos
cadas a travs de ros_ di odos D 1 y ti 2, 0,7
x B
:
2,1 vl como todas l as entra_
das est n al t as en s V y
Y"
: 2, i Y, l os
di odos e "t raJu re-pol ari zan
i nver_
samente y
dej an de conduci r. La corri ente de base es i guaf a l a di ferenci a
de co-rri entes que
fl uyen en l as dos resi stenci as
de 5;i ; y
es sufi ci ente
para
l l evar el t ransi st or a sat uraci n (ver
probl ema
t t -t . ' b""
el t ransi st or
saturado, l a sal i da cae a v,., de 0.2 v, l o cual es un ni ver bao pa.a
l a com-
puerta.
I , a
di si paci n de, poder
de-una compuert a DTL es cerca de 12 mwy el
retardo
de propagaci n
promedi a
30 ns. El margen d" .rri do u. cerca de 1 V
y l a capaci dad
de carga es tan al ta y
cercana a
g
como sea posi bl e.
La capa-
ci dad de carga de l a compuerta DTL est l i mi tadu po, tu i ri ente mxi ma
que puede
fl ui r en el col ector del tansi stor saturadb (ver
probl ema
13_B).
I-
a capaci dad de carga de l a compuerta DTL puede
ser aumentada
cam-
bi ando uno de l os di odos en el ci rcui fo base por
un transi stor
como se mues-
ta en l a Fi gura 13-6. rl :l
transi stor
el
se manti ene en l a regi n acti va cuan-
do el transi stor de sal i da
e2
se satura. como
"o.rr"".r""rr"i a,
el ci rcui to
modi fi cado puede
supl i r una canti dad de corri ente de base mayor al tran-
\ ' =
( AI t C) '
f
t
l
:
I
l

I J
I
CI RCUI TOS
Fi gur a l 3- 6 Compuer t a
modi f i cade DTL
588 CI RCUI TOS I NTEGRADOS
DI GI TALES
CAP. 13
si stor de sal i da. El transi stor
de sal i da puede soportar una canti dad ma-
yor
de corri ente del col ector antes de i r a saturaci n. Parte de l a corri ente
de col ector vi ene de l os di odos conductores
en l as compuertas de carga
cuando
Q2
est saturado. As, un aumento de l a corri ente saturada perm"i -
-.i bl e de c-ol ector permi te
ser conectada con ms carga a l a sal i da, cual
aumenta
l a capaci dad
de carga (fan_out)
de l a compu"erta.
Lgi ca de hi gh- t hr eshol d
- HTL
Hay ocasi ones cuando l os ci rcui tos di gi tal es deben operar en un ambi ente
que produce
seal es de rui do muy al ts.
para
operar en tal es ci rcunstan-
ci as, hay una cl ase-de_ compuerta,
ti po DTL, i .po"i q"e posee
un um-
bral al to de i nmuni dad
al .rui do. Es,t9' ti po
de compuerta ,e' l l u*u compuerta
l gi ca de umbral atto (hi gh-threshol d-l ol i "l
tfff
l j
La compuerta
HTL se muestra
en l u Fi gr.^ s-r. comparndol a
con l a
compuerta
DTL modi fi cada_de
l a Fi gura 13-6, se nota que
el sumi ni stro
de vol taj e se ha el evado a 15 V y que.J.rru,rr,
i odo z"nei (z)
en vez de un
di odo normal .
El di odo Zene. i i ene l a caractersti ca
de mantener un vol ta-
j e
constante de G,9 V cuando se pol ari za
i nversamente.
Para que
l a sal i d-a de
e2
conduzca, el emi sor de
e
1 debe i l evarse
a un
potencial
de una cada v"" ms el voltaje fijo del zeier de 6,9 v, para
un
total de 7,5 V. El ni vel baj o para
l a compuerta permane
ce en 0,2 Vj pero
el
ni vel al to es cerca de l b V. con l a entraha d,e ti ,z v, l a base de
e1' st
en
0,9 V y
Q2
est en corte. La seal de rui do debe ser -uvoi q"" T,b v para
cambi ar el estado de
Q2.
con todas l as entradas en 15 V, el transi stor
de
sal i da
Q2
se satura. La seal de rui do debe ser -uvo. qrr"
i ,b v (en
ra di -
recci n negati va) para
desacti var
el transi stor.
As, ei margen de rui do
de l a compuerta HTL es cerca de ?,5 v para
ambos ni vel es de vol taj e.
/ <' c
=
15 v
+
Fi gur a 13- 7 Compuer i a hi gh- t hr eshol d_l ogi c ( HTL)
, 13- 4
LOGI CA DE I NYECCI ON I NTEGRADA
( I ' L)
La l gi ca de i nyecci n i ntegrada es l a farni l i a l gi ca di gi tal ms reci ente
para ser i ntroduci da comerci al mente. Su pri nci pal
ventaj a es l a densi dad
al ta de compactaci n de l as compuertas que se puede l ograr de una rea
dada de una pasti i l a
semi conductora. Esto permi te
col ocar ms ci rcui tos
en una pasti l l a para formar una funci n di gi tal compl ej a. Como consecuen-
ci a, esta fami l i a se usa pri nci pal mente para funci ones LSI. No es di sponi bl e
en cpsul as SSI que conti enen compuertas i ndi vi dual es.
La compuerta bsi ca I2L es si mi l ar en operaci n a una compuerta
RTL con vari as di ferenci as mayores: (1)
La resi stenci a de base usda en
Ia compuerta RTL se rempl aza compl etamente en l a compuerta I2L.
(2t
La esi stenci a de col ector usada en l a compuerta RTL se rempl aza por un
transi stor pnp que acta como una carga para l a compuerta IrL. (3) Los
transi stores I2L usan ml ti pl es col ectores en vez de l os transi stores i ndi -
vi dual es usados en RTL.
El di agrama esquemti co de l a compuerta bsi ca I2L se muestra en
l a Fi gura 13-8. Ti ene un transi stor npn,
Q
1, con col ectores ml ti pl es para
l as sal i das. El ci rcui to base ti ene un transi stor pnp, ?1, conectado al -vol -
taj e de sumi ni stro vuu. De l a mi sma manera que otras fami l i as l gi cas,
l a compuerta l gi ca bsi ca I2L no puede ser anal i zada cuando est sol a.
se deben mostrar sus i nterconexi ones
a otras compuertas para que tenga
al gn senti do.
La Fi gura 13-9 muestra l a i nteracci n de l a compuerta bsi ca formada
por
Ql
y Tr con otras compuertas en l a entrada y l a sal i da. se puede
ver
que un col ector de
Q2
sumi ni stra l a entrada a l a compuerta bsi ca. El tran-
si stor 71 en l a compuerta bsi ca acta como una carga que i nyecta co-
rri ente al col ector de
Q2.
Uno de l os col ectores de
Ql
acta como una sal i da
de l a compuerta bsi ca y se conecta a l a base de
QB.
El transi stor ?3, conec-
tado a l a base de
Q3,
acta como una carga para i nyectar corri ente al co-
l ector de
Q
1 en l a compuerta bsi ca. La compuerta bsi ca acta aqu como
un i nversor y su ci rcui to equi val ente se muestra en l a Fi gura 13--g(b) . El
usar col ectores ml ti pl es y un transi stor pnp en vez de un resi stenci a de
carga, resul ta un mtodo ms efi ci ente de construcci n, ya que reducen el
rea de l a pasti l l a necesari a para reduci r el empaque de
-mi
ci rcui tos. El
Sal i das
Ent r ada
1
I
{
V" s
: 7 , 5 Y
I' igura l3-8 Compuerta bsica I2L
589
F
l'eB
(a) Compuert a i nversor
Q
1
Fi gura 13-9 Conexi n de ot ras
y sal i das de una compuert a bsi ca
( Ar B) ' = A' B'
( A
+ B' ) '
=
A' B
( a) Di agr ama l gi co
( b) Di agr ama del ci r cui t o
Fi gur a l 3- l o Conexi ones t pi cas ent r e compuer t as I 2L
T
73_^
,-t
=
( b) Ci r cui t o equi val ent e
compuer t as a l as ent r adas
I J L
Cor r i ent e de
i nyecci n
590
SEC,
13-5
LOGI CA DE TRANSI STOR. TRANSI STOR
(TTL) 591
transi stor PnP,
a pesar de
que se muestra
conectado
a l a base de una com-
puerta dada, acta ;;;; carga de col ector
para todas l as dems com-
puert as
que se conect an
a est a base'
La compue""
Oi .i ."
I2 L cuando
se conecta
a otras compuertas
confor-
ma una funci n
rgi l "' i ci n.
nrto ,u demuestra
en el di agrama
del ci rcui to
mostrado
en l a Fi guru i -fO' La funci n
l gi ca
qy"
9i
ci rcui to
confi Srra'
es
di buj ada
con smbol os
de compuerta
grfi cs en l a Fi gura 13-10(a),
l a cual
muestra
l a i nterconexi n
de o'
"o"' pt"rtas
NOR
y un i nversor'
Esto se
compl ement a
con t . . . . o-prert as
I 21, ,
qr,
q2
y
Q3,
como
se muest ra
en
l a Fi gura i 3-10(b). ^; ". -; ; ; "; i st ores
Ae sai l da se muest ran
t ambi n
para
compl etar
"l
e.qrr.*l -."L"l ""i ""tores
de
Q1v- Q2
estn conectados
para for-
mar una f unci n
\ I i . L" eot rada. a
e. copt ement ada
por el t ransi st or Q2'
Los col ectos,s
de
Q3 v Q1
se conectan
j unts para.formar una segunda
fun-
ci n NOR. La base de cada transi stor
ttptt."i b.-.l a
corri ente
de i nyecci n
de l os t ransi st ores
p. . "f . cl ot
*ul t i pi ". "1
y 1' 2. Los
emi sores
del t ran-
si stor npn .. .on..i u' .,1
i " ur. del trnsi stor
pnp para faci l i tar
l a cons-
t rucci n.
13- 5 LOGI CA
DE TRANSI STOR- TRANSI STOR
( TTL)
La compuerta
ori gi nal
bsi ca TTL fue una l i gera mej ora
de l a compuerta
DTL. A medida
q".-^-t"t"ofosu
TTI'
p.rgclui tt agregaron
mejoras
adi-
ci onal es
hasta tal
i l ;"";;;".ti "
r"."i ri " l [i ca se convi rti
en el ti po ms
usado
para el di seo de si stemas
di gi tal es.
Ii ay muchas.
versi ones
(o
seri es)
de compuertu,
.iJuJ'C'ii-
i;. nJmbres
y cractersticas
de cinco versio-
nes aparece' '
e,' l a-Tabl u
t3-2, conj untam-ente
con su retardo de
propaga-
;t";
;;".
e di rl pai i "
a"' potenci a.
El
producto vel oci dad-potenci a
es
un
parmetro
i mportnte
para comparar
l a compuertas
bsi cas.
Este es
un
producto .f ."i "ro-"-propugu.i n
y l a di si paci n
de
potenci a medi da
en
pi coj oul es
(pJ). " u"to' bal o
pa' a este
parmetro es-una
ci fra deseabl e'
Dorque
i ndi ca
q.,. * retardo d.
p.opuguci n dado
puede l ograrse
si n di si -
pacn de
pot enci a excesi va
o vi ceversa'
La compue.tu
l i i normal i zada
fue Ia pri mera versi n en l a fami l i a
TTL. Est acompuer t absi caf ueconst r ui dacondi f er ent esval or esder esi s-
t enci aspar apr oduci r compuer t asconbaj adi si paci nomsal t avel oci dad.
El retardo u
p.op"?u.i "-;
una fami l i a
l gi ca saturada
depende
grande-
mente de dos f"";a; ;i;mpo de almacenamiento
y constantes
de tiempo
propagaci n
Di si paci n de vel oci dad-
Nombre
Abrevi at ura
(ns) pot enci a (mW) pot encl a
(p' J I
i a
( pJ
)
.i
I
r
J
jli
t
t
I
i

TTL normal i zada

TTL bajo
poder
TTL al ta vel oci dad
TTL SchottkY
TTL
LTTL
HTTL
STTL
l 0
J J
6
J
9, 5
l 0
I
22
l 9
2
Producto
100
J J
r32
) I
19
Tabl a 13-2
Versi ones
TTL
y sus caract er st i ci '
TTL SchottkY
bajo
Poder
LSTTL
*
592 CI RCUI TOS I NTEGRADOS DI G TALES
cAP. 13
, RC. Reduci endo ei t i empo de ai macenami ent o se aument a el r et ar do de pr o-
pagaci n.
Reduci endo l os val {-res de i a resi stenci a en el ci rcui to, se reducen
las c,onstanrtes de tierrqo R(' s .r -tlr\e\a e\ retards deqropaqarirr. Psr
supuest o, se sacr i f i ca una ci r s. pac: ' , n i e pot enci a al t a ya que l as r esi st en-
ci as baj as requi eren mas corri n:t oe .a t' uente de
roder.
La vel oci dad de
l a compuerta es i nversamente
prL,D_:(-: ,::al
al retardo de propagaci n.
En l a compuer t a TTL ci e bar : er ci a l os val or es de l as r esi st enci as
son mayor es que en l a compuena l : : : : al i zada par a r educi r l a di si paci n
de pot enci a, per o se aument a e. : : - ' - : . : , ci e pr opagaci n. En I a compuer t a
TTL de al t a vel oci dad, l os val or e i = . - r s r esi st enci as se di smi nuyen par a
reduci r el retardo de propagaci on.
x: :. aumenta l a di si paci n de poten-
ci a. La TTL Schot t ky es I a l t i ma nei , : a e r l a t ecnol og a que el i mi na el
t i empo de al macenami ent o de l os r r a: . : . st LJr es evi t ando que vayan a sat u-
r aci n. Est a ver si n aument a l a ve. : c^caci de oper aci n si n un aument o
excesi vo en l a di si paci n de pot enci a La' e si n TTL Schot t ky de baj a
potenci a sacri fi ca un poco
de vel oci ci ai para reduci r l a di si paci n de po-
tenci a. Es ms o menos i gual a l a TTI- :r,,,:' nal i zada en retardo de propaga-
ci n, pero ti ene sol amente un qui nr.-,
ce ci :stpaci n de potenci a. Ti ene el
mej or producto
de vel oci dad-potenci a
]'
comr
I
consecuenci a, se convi rti en
l a versi n ms popul ar para
di seos nue\' ,,s.
Todas l as ver si ones TTL est n di sp, ni b, es en paquet es SSI y en f or -
mas ms compl ej as como funci ones \l SI
I
LSI. Las di ferenci as en l as ver-
si ones TTL no est n en l as f unci ones dr gl t al es que el l as conf or man, si no
en l os val ores de l as resi stenci as y el ti po de rransi stores que usan su com-
puerta
bsi ca. En cual qui er caso-l as compuertas TTL en todas l as versi o-
nes vi enen en tres ti pos di ferentes de confi guraci ones de sal i da.
1. Sal i da de col ector abi erto.
2. Sal i da de poste totmi co.
3. Sal i da de tres estados (o
tri estado).
Estos tres ti pos de sal i das sern consi derados en asoci o con l a descri pci n
del ci rcui to de l a compuerta bsi ca TTL.
Compuer t a con sal i da de col ect or abi er t o
La compuerta bsi ca TTL mostrada.en l a Fi gura 13-11 es un ci rcui to modi -
fi cado de l a compuerta DTL. Los emi sores ml ti pl es en el transi stor
Q1
estn conectados a l as sal i das. Estos emi sores se comportan l a mayora
del ti empo como l os di odos de entrada en l a compuerta DTL ya que el l os
forman una
j untura
pn con su base comn. La
j untura
base col ector de
Q
1
acta como otro diodo de
juntura
pn correspondiente a D 1 en la compuerta
DTL (ver
Fi gura 13-5). El transi stor
Q2
rempl aza al segundo di odo D2, en
l a compuerta DTL. La sal i da de l a compuerta TTL se toma del col ector
abi erto de
Q3.
una resi stenci a conectada a v"" debe agregarse externa-
mente al paquete
de cI para que l a sal i da "hal e" haci a el ni vel al to de vol -
taj e, cuando
Q3
est en corte; l a sal i da acta como ci rcui to abi erto. La
razn para no col ocar l a resi stenci a i nternamente, ser di scuti da poste-
ri ormente.
B
Fi gura l B-l l Compuert a TTL de col ect or abi ert o
Los dos ni vel es
de vol taj e
de l a compuerta
TTL son 0,2 v para
er ni vel
baj o y
de 2,4 a b V para
el ni vel al to. El ci rcui to b;i ;;
"J.
.r' u compuerra
NAND.
si cual qui ei
entrada
es baj a, l a correspon;;;
f,r' t.rra base emi -
sor en
Q1
est pol ari zada
di rectamene. Fl .l
vol tj ";i ;l ;"
de
Q1
es i gual
al vol taj e de entrada de 0,2 v ms una cada v,"n a o,l J o,g V.
para
que
Q3
comi ence
a conduci r,
el cami no desde
or
".t"-ol ' a"n.onreponese
al
potenci al
de cada en.n di odo en l a
j untura
pn
d,e base col ector
de
e1y
dos
ca das
! ; t ,
"1Qt
v. Q. g
Sx0, 6: r, a V. C-o L-t ; . .
"
el
se mant i ene
en 0,9 v por
l a seal de entrada, l a ari da del transi si o.
,,o p.r"ae
conduci r
y se pone
en corte. El ni vel de sal i da estar al to si una resi stenci a
externa
se conecta entre l a sal i da y V"" (o
un ci rcui to abi eto
si no se usa l a
resi st enci a).
si t odas l as ent radas
son art as, ambos
e2v eB
conducen y
se sat uran.
El vol taj e de base de
el
es i gual a l a cada a" ori "ul tr"".
de l a
j untura
pn
de base col ect o_ms
dos ca das V"". en
ezv e5, ; ; ; o menos 0, Zx
3: 2, r v. como t odas ras sari das rorrl l t
.
v
-vJ*.
or"l ,
v, l as
j unt u-
ras de base emi sor de^Q1estn
todas pol ari zadas
i """i ul ".,te.
Cuando el
transi stor
de sal i da
QB
19- satura (contando
q"" art" i i """ un cami no de
corri ente),
el vol taj e de sal i da ser menor que
0,2 V. Esto confi rma l as con_
di ci ones de l a operaci n
NAND.
En el anl i si s
anteri or,
-se
di ce que
l a
j untura
de base col ector de
e1
acta como- una
j untura
de di odo pn.
Esto es verdadero
en l a condi ci n
de
estado establ e. Si n embargo,
durante l a transi ci n
de corte,
e1
no exhi be
reacci n
del tansi stor
resul tante
de una reducci n
".,
,i -i "tu.ao
de propa_
gaci n.
cuando todas l as entradas estn al tas
v
""u"ao
urru " l as entra-
das se l l eva a un ni vel
baj o, ambos
ei v es
empi ezan
a conduci r.
En este
momento, l a
j untura
de corectoi
de
e1
se pol ari za
i .ru".rr-"rte
y er emi sor
se pol ari za
di rectamente,
de manera qru
"l
transi stor
el ^.,r
-o-"ntnea-
mente a l a regi n acti va. La corri ente
de col ector de
ei "i """ de l a base de
Q2
y qui ta
rpi damente
el exceso de ca.ga al mace.,aa
en
e2
durante un
I
;
j
I
i
I
1
"i
I
I
t
I
t
594. cI RCUI ToS I NTEGRADoS DI GI TALES
c AP. 13
estado de saturaci n previ o.
Esto causa una reducci n en el ti po de al ma-
cenami ent o del ci r cui t o compar ado con l a ent r ada t i po DTL. El r esul t ado
es una reducci n del ti empo de desacti vaci n de l a compuerta.
La compuerta TTL de col ector abi erto operar si n una resi stenci a ex-
terna cuando se conecta a l as entradas de otras compuertas TTL, aunque
esto no se recomi ende, debi do a l a i nmuni dad al baj o rui do que se encuen-
t a. Si n una r esi st enci a ext er na, l a sal i da de l a compuer t a ser un ci r cui t o
abi er t o cuando
Q3
est en cor t e. Un ci r cui t o abi er t o a una ent r ada de una
compuerta TTL se comporta como si tuvi era una entrada de ni vel al to (pero
una pequea
canti dad de rui do puede
cambi ar esto a un ni vel baj o). cuan-
do
Q3
conduce, su col ector tendr un cami no de corri ente entregado por l a
entrada de l a compuerta de carga a travs de v."
,
i a resi stenci a de 4 k e
y l a
j unt ur a
base emi sor pol ar i zada i nver sament e.
Las compuertas de col ector abi erto se usan en tres apl i caci ones pri nci -
pal es: acci onami ent o de una l mpar a o r el evo, conf or maci n de l gi ca al am-
br ada y par a I a const r ucci n de un si st ema de base comn. una sal i da de
col ect or abi er t o puede acci onar una l mpar a a t r avs de una r esi st enci a
Ii mi tada. cuando i a sal i da es baj a, el transi stor saturado
e3
forma un ca-
mi no par a l a cor r i ent e que pr ende l a l mpar a. Cuando I a sal i da del t r ansi s-
tor est i nacti va, l a l mpara se apaga porque no hay un cami no para l a
corri ente.
si l as sal i das de var i as cor npuer t as TTL de col ect or abi er t o se conec-
t an
j unt as
con una sol a r esi st enci a ext er na, se const i t uye una AND l gi ca
al ambrada. l l ,ecurdese que l a funci n AND de l gi ca posi ti va
da un ni vel
al t o si t odas i as var i abl es son al t as, de l o cont r ar i o l a f unci n es baj a. Con
sal i das de compuertas de col ector abi erto conectadas entre s, l a sal i da
comn es al ta sol amente cuando todos l os transi stores de sal i da estn en
cor t e ( o
al t o) . Si un t r ansi st or de sal i da conduce, st e obl i ga i a sal i da a un
estado baj o.
La l gi ca al ambada real i zada con compuertas TTL de col ector abi erto,
se di buj a en l a Fi gura 13-12. La forma fsi ca en
(a)
muestra cmo deben ser
conectadas l as sal i das a Ll na resi stenci a comn. El smbol o grfi co para tal
cr nexi n - qe demuest r a en ( b) .
La f unci n AND f br mada al conect ar l as dos
en' ; r adas
j ur r t as
se l l ama f unci n AND al ambr ada. La compuer t a AND se
ti r' i --uj a con i neas que van desde el centro de l a compuerta para di sti ngui r-
i :l i l e una compuerta convenci onal . La compuerta AND al ambrada no es una
c()mpuerta fsi ca, si no sol amente un smbol o para desi gnar l a funci n obte-
nr da de I a conexi n que se i ndi ca. La f unci n de Bool e que se obt i ene del
ci r cui t o de l a Fi gur a 13- 12 es l a oper aci n AND de l as sal i das de l as dos
compuer t as NAND:
Y
:
(AB)'
.(CD)'
:
(AB + CD),
Se prefi ere
Ia segunda expresi n ya que muestra una operaci n que se trata
comnmer . r t e como una f unci n AND- OR- I NVERT ( ver
Secci n 3- 7) .
-
Las compuertas de col ector abi erto se conectan conj unrament,e para
formar un bus comn. En cual qui er momento, todas l as sal i das de Ia om-
puerta
se conectan al bus excepto una que
debe mantenerse en su estado
al to. La compuerta sel ecci onada
,ue..de
ser el egi da en su estado al to o baj o,
{ a) Conexi n f i si ca
Fi gur a 13- 12 AND al ambr ada de
\ '
: ( AB - ( ' t )
) '

(
D
(
b ) S mbol o gr f i co de l a
l gi ca al ambr ada
dos cor npuer t as de col ect or abi e t o ( ca) ,
dependi endo
de si se qui ere
trasmi ti r un 1 0 al bus. Los ci rcui tos de con_
trol deben ser usados para
sel ecci onar l a compuerta parti cul ar que
acci ona
el bus en un moment o dado.
La Fi gura 13-13 muestra l a conexi n de cuatro fuentes conectadas a
una l nea de bus comn. cada una de l as cuato entradas acci ona un i nver-
sor de col ector abi erto y l as sal i das de l os i nversores
se conectan j untas
para formar una sol a l nea de bus. La fi gura muestra que tres de l as entra-
das son_0, l o cual pr oduce
un 1, o un ni vl al t o en el bus. La cuar t a ent r ada,
1.,, puede
trasmi ti r ahora i nformaci n por medi o de l a l nea de bus comn
vcc
J
t
I
:
i
I
&
f
Fi gur a 13- 13 Compuer t as de col ect or abi er t o que
f or man
I r r ea de l , us r ' omun
una
5v5
596 CI RCUI TOS I NTEGRADOS DI GI TALES
CAP. 13
al i nversor 5. Recudese que una operaci n AND se real i za con l gi ca al am-
brada. Si
4
:
1, l a sal i da de l a compuerta 4 es 0 y l a operaci n AND al am-
br ada pr oduce
un 0. si 14: 0, l a sal i da de l a compuer t a 4 es 1y l a oper aci n
A\D al ambrada produce
un 1. As, si todas l as dems sal i das se manti enen
en i
-r'
l a compuerta sel ecci onada puede
trasmi ti r su val o a travs del bus.
El val or tasmi ti do es el compl emento de 1r, pero
el i nversor b en el extre-
mc, de recepci n puede i nverti r fci l mente i a seal de nuevo y hacer
y
:
I.
Sal i da t i po post e
t ot mi co
La i mpedanci a de sal i da de una compuerta es normal mente resi sti va ms
una carga capaci ti va. La carga capaci ti va consi ste de l a capaci dad del tran-
si stor de sal i da, l a capaci dad de l as compuertas de carga y
cual qui er otra
capaci dad perdi da
del al ambre. cuando l a sal i da cambi a del estado baj o al
al to, el transi stor de sal i da de l a compuerta va de saturaci n a corte y l a
capaci dad de carga total , C, se carga exponenci al mente desde el ni vel de
vol taj e baj o hasta el al to, con una constante de ti empo i gual a RC.
para
l a
compuerta de col ector abi erto, -R es una resi stenci a externa marcada RI,.
Par a un val or de oper aci n t pi co de C: 15 pF y
B. : 4 kO, el r et ar do
de propagaci n
de una compuerta TTL de col ector abi erto durante el ti em-
po de desacti vaci n, es 35 ns. Con un ci rcui to de arranque acti uo que rem-
pl ace l a resi stenci a ,t. de arranque pasi uo, el retardo de propagci n
se
reduce a 10 ns. Esta confi guraci n, mostrada en l a Fi guru i 3-14,-se l l ama
una sal i da ti p poste totmi co porque
el transi stor
Qa
et "enci ma" de
e3.
La compuerta TTL con l a sal i da de poste
totmi co es i gual a ra compuer-
ta de col ector abi erto, excepto por
el transi stor de sal i da
Q+
y el di od D r.
cuando l a sal i da Y est en el estado baj o,
Q2
y
QB
son l l evados a satura-
ci n como en l a compuerta de col ector abi eri o. El vol taj e en el col ector de
Q2
es l ' r " ( Q3)
+
VI E( Q2) 0, 7
+0, 2: 0, 9 V. La sal i da Y: VcE( Qg)
v r r =5Y
Fi gura 13-14 Compuert a TTL con sal i da
tipo poste
totmico
s Ec . 13- 5
LOGI CA DE TRANSI STOR. TRANSI STOR
( - NL
53:
:0,2
V. El transi stor
Q4
est en corte
porque su base debe estar a una cal -
dav"" ms una ca da en un di odo 2x0, 6: 1, 2 v, para empezar. a condu-
ci t. "o-o el col ector de
Q2
se conecta a l a base de
Q4,
el vol taj e de este
ltimo es solamente 0,9 V en vez de 1,2 V requeridos
y por tanto
Q4
est en
corte. La razn para col ocar un di odo en el ci rcui to, es sumi ni strar una ca-
da de voltaje di un diodo en el camino de salida
y asegurarse
que
Q4
est
en corte con
Q3
saturado.
Cuando l sal i da cambi a al estado al to porque una de l as entradas cae
al estado baj o, l os transi stores
Q2 v Q3
se ponen en corte.-Si n embargo, l 1
sal i da
p".*n"." momentneamnte
baj a debi do a que el vol taj e a travs del
consensador de carga no puede cambi ar i nstantneamente' Tan
pronto como
Q2
est en corte,
-Q4
cnduce
porque su base est conectada a Vcc
PoI
medi o de l a resi stenci a de 1,6 [ f. l ,a corri ente necesari a
para cargar el
condensador de carga, causa
que
Q4
se sature momentneamente,
el vol taj e
de sal i da se i ncrementa con una constante de ti empo BC. Pero R en este
caso es i gual a 130 0, ms l a resi stenci a de saturaci n de
Q4,
ms l a re-
si stenci atel di odo
para un total de 150 0. Este val or de R es mucho ms
pequeo que l a resi i tenci a
pasi va de arranque usada en. un ci rcui to de co-
i ""i or abi erto. Como corr.".rrett"i a,
l a transi ci n de un ni vel baj o a un ni vel
al to es mucho ms rpi da.
A medi da
que l a carga capaci ti va se acumul a, el vol taj e de sal i da au-
menta
y l a cori i ente en
?
di smi nuye, l l evando el transi stor a l a regi n
acti va.
-A",
.r, contraste con otros transi stores,
Q4
est en l a regi n acti u-a
cuando est en l a condi ci n de estado establ e. El val or fi nal del vol taj e de
sal i da es entonces 5 V, menos una cada V" en
Q4,
menos l a cada en el
di odo Dl o sea, 3, 6 v. El t ransi st or
Q3
va al cort e muy rpi dament e,
pero
durante el ti empo de transi ci n i ni ci al , ambos
Q3 V Qa
conducen
y se i n-
duce un pico de corriente desde la fuente de poder. Este pico de corriente
genera ti do u.t el si stema de di stri buci n del sumi ni stro de potenci a'
uando el cambio de estado es frecuente, el pico de corriente transiente
aumenta la necesidad de corriente de la fuente de poder y la disipacin de
potenci a promedi o del ci rcui to aumenta-
La cnexi n de l gi ca al ambrada no se permi te con ci rcui tos de sal i da
de poste totmi co. Cuando dos ci rcui tos de poste totmi co se conectan
j un-
tos, con l a sal i da de una compuerta al ta y l a sal i da de l a segunda baj a, l a
canti dad excesi va de corri pnte exi gi da
puede produci r sufi ci ente cal or
pa-
ra daar l os transi stores del ci rcui to
(ver Probl ema 13-7). Al gunas compuer-
tas TTL son construidas
para soportar la cantidad de corriente
que fluye
baj o esta condi ci n. En cual qui er caso, l a corri ente de col ector en l a com-
pulrta baja,
puede ser lo suficientemente alta para desplazar al transistor
l a regi n
"ti .' "
y produci r una sal i da de vol taj e en l a conexi n al ambra-
da mayor que 0,8 V, l o cual no es una seal bi nari a vl i da para l a compuerta
TTL.
Compuert a TTL Schot t kY
Como se ha menci onado anteri ormente, una reducci n en el ti empo de al ma-
cenamiento resulta en una reduccin del retardo de
propagacin. Esto se
debe a que el ti empo necesari o
para que el transi stor
pase a saturaci n,
:
{
\
I
!
F
598 CI RCUI TOS I NTEGRADOS DI GI TALES
CAP' 13
retarda el cambi o del transi stor de l a condi ci n de conducci n al corte. La
sat ur aci n puede ser el i mi nada col ocando un di odo Schot t ky ent r e l a base
'
ei col ector de cada transi stor saturado en el ci rcui to. El di odo Schottky
se torma por l a
j untura
de un metal y un semi conductor, en contraste con
un di odo convenci onal , el cual est formado por l a
j untura
de un materi al
:emi conductor ti po n y ti po p. EI vol taj e a travs del di odo Schottky con-
cl uctor es sol amente 0,4 V, en comparaci n a 0,? V en un di odo convenci onal .
La presenci a de un di odo Schottky entre Ia base
y el col ector,
previ ene al
t r ansi st or de i r a sat ur aci n. El t r ansi st or r esul t ant e es l l amado t r ansi st r r
>t hot t ky. EI uso del t r ansi st or Schot t ky en un TTL, di smi nuye el r et ar do
:srrsrr-u-ih\lrS-utrr-rr;ri;rr>rifrsx>-l-errtra.
La compuerta TTL Schottky se muestra en l a Fi gura 1B-1b. Ntese el
smbol o especi al usado para l os transi stores y di odos Schottky. El di agra-
ma muestra todos l os transi stores como del ti po Schottky excepto
Q4.
Se
hace una excepci n de
Q4
porque no se satura si no que permanece
en l a
regi n acti va. Ntese tambi n que l os val ores de l as resi stenci as han si do
reduci dos para di smi nui r ms el retardo de propagaci n.
Adems de unos transi stores Schottky y resi stenci as de menor val or,
el ci rcui to de l a Fi gura 13-15 i ncl uye otras modi fi caci ones no di sponi bl es
en l a compuerta normal i zada de l a Fi gura 13-14. Dos transi stores nuevos,
Q5 v Q6
han si do agregados y l os di odos Schottky se col ocan entre el termi -
nal de entrada y
ti erra. No hay un di odo en el ci rcui to de poste
totmi co.
Si n embargo, l a nueva combi naci n de
Qb
y
Q4
an producen l as cadas
vrr, necesari as para preveni r
Q4
de conduci r cuando l a sal i da est bai a.
Fi gura 13-15 Compuert a TTL Schot t ky
\
SEC 13- 5
LOGI CA DE TRANSI STOR- TRANSI STOR
- - -
5- : ' :
Esta combi naci n
comprende un segui dor de emi sor dobl e l l amado
pc' l L;-
l i ngton. Este par produce una
gananci a de corri ente al ta y una resl stenci
e*t' remadam".rt"
"u. Esto es exactamente
l o que se necesi ta durante e,
."-i baj o a al to de l a sal i da, resul tando en un aumento del retardo de
propagaci n.
' -
Ls di odos en cada entrada mostrados en el ci rcui to, ayudan a el i mi nar
cual qui er zumbi do
que pueda ocurri r en l as l neas de entrada. Baj o condi -
;;; transi entes dl i ni ercepci n, l as l neas de seal aparecen i nducti vas;
esto conj untamente
con l a apaci tanci a
parsi ta, puede causar osci l aci n
" .eal r o zumbi dos. Cuand l a sal i da de l a compuerta cambi a de un es-
iaao atto al bajo, la forma de onda del zumbido en la entrada,
puede causar
.rirr"l", por debajo de tierra, en el rango de 2- 3 v dependiendo de la longi-
tud de l tt"u. Los di odos conectados a ti erra ayudan a el i mi nar este zum-
bi -do,
yu que conducen tan
pronto como el vol taj e negati vo exceda a 0,4 v'
Cuatro ei ni vel negati vo . l i -i tu, tambi n el zumbi do
posi ti vo se reduce.
La caractersti ca de-l os di odos l i mi tadores, al l i mi tar l os efectos de l a l nea,
ha si do muy ti l
ya que todas l as versi ones de compuertas
TTL l os usan.
La resi tencl a aef emi sor de
Q2
en Ia Fi gura 13-14, ha si do rempl azada
en l a Fi gura 13-15
por un ci rcui to
que consi ste de un transi stor
Q6
y dos
resi stencl as. El efeci o de este ci rcui to es reduci r l os pi cos de corri ente, di s-
cuti dos
previ amente al acti varl o. EI anl i si s de este ci rcui to,
que ayuda-a
reduci r !l ti "-po de propagaci n de l a compuerta, es un poco compl i cado
para ser presentado en esta breve di scusi n-
f
Compuer t a de t r es est ados
como se ha menci onado antes, l as dos sal i das de l as compuertas
TTL con
estructuras de poste totmi co, no pueden ser conectadas como en l as sal i -
das de col ector abi erto. Hay si n embargo, una cl ase especi al de compuerta
ti po
poste totmi co
que pei mi te l a conexi n al ambrada de l as sal i das con
el prl psi to de formr un si stema de bus comn. Cuando una compuerta
ff l " sal i da ti po poste totmi co ti ene esta propi edad, se l e l l ama compuer-
ta de fres estados
(o tri estado).
una compuerta de tres estados ti ene tres estados de sal i da:
(1) un es-
tado de baj o ni vel cuando el transi stor
i nferi or del poste totmi co est con-
duci endo
y el superi or est en corte;
(2)
un estado de ni vel al to cuando el
transi stor"superi r
del poste totmi co est conduci endo
y el i nferi or est
en corte
y (3) un tercer estado en
que ambos transi stores del poste totmi -
co estn l nacti vos o en corte. El tercer estado
presenta un ci rcui to abi erto
o un estado de al ta i mpedanci a, el cual
permi te una conexi n al mbri ca
di recta de muchas sal i das a una l nea comn. Las compuertas de tres es-
tados el i mi nan l a necesi dad de l as compuertas de col ector abi erto en l a
confi guraci n
del bus.
i a Fi gura 13-1G(a) muestra el smbol o
grfi co de una compuerta
sepa-
radora de tres estados. Cuando l a entrada de control C e; al ta, l a compuer-
ta se habi l i ta
y se comporta como un separador normal con una sal i da i gual
al val or bi nari o de enti ada. Cuando l a entrada de control es baj a, l a sal i da
es un ci rcui to abi erto
que presenta una i mpedanci a al ta
(el tercer estador
i ndependi entemente
dei nal or de l a entrada A. Al gunas compuertas
de tres

I
W CI RCUI TOS I NTEGRADOS
DI GI TALES
cAP. 13
estados producen
un estado de alta impedancia
cuando la lnea de control
es alta.
Estq se muestra simblicamente
en Ia Figura--rg-rot1. .qq"i .,
tienen dos crculos pequeos,
uxo para la salida del
-inversor
y
'e
otro para
i ndi car que
l a compuerta se habi l i ta cuando C est baj a.
EI diagrama del circuito del inversor de tres estados se muestra en Ia
Fi gura 13-16(c). Los transi stores
Q6, Q7
y
Q8,
asoci ados con l a entrada de
control forman un ci rcui to si mi l ar a l a compuerta de col ector abi erto. Los
transi stores
Ql - Q5,
asoci ados con l a entrada de datos forman un ci rcui to
TTL de poste totr4ico. Los dos circuitos se conectan
juntos por medio del
di odo D1. Como en' el ci rcui to de col ector abi erto, el transi stor
Q8
se pone
en corte cuando l a entrada de control en C est en el estado de baj o ni vel .
Esto previ ene al di odo D 1 de conduci r y tambi n al emi sor en
Q
1 conectado
a
Q8
que no ti ene cami no de conducci n. Baj o esta condi ci n, el transi stor
Q8
no ti ene efecto en l a operaci n de l a compuerta
y l a sal i da de Y depende
sol amente de l a entrada de datos en A.
Cuando l a entrada de control es al ta, el transi stor
Q8
conduce y l a co-
rriente que fluye de V", a travs del diodo D 1 causa
que el transistor
Q8
se sature. El vol taj e en l a base de
Q5
es i gual ahora al vol taj e a travs del
transi stor saturado
Q8
ms l a pada de vol taj e en un di odo o 0,9 V. Este
vol taj e desacti va
Q5
y
Q4,
ya que es menor que dos cadas
yBr.
Al mi smo
ti empo, l a entrada baj a de uno de l os emi sores de
Q
1, fuerza al transi stor
Q3
(y
Q2)
a ponerse
en corte. As se i nacti van ambos
Q3 V Qa
en el
poste
totmico
y
la salida del circuito se comporta como un circuito abierto con
una impedancia muy a\ta d,e sa\id,a.
Un bus de tres estados se conforma alambrando varias salidas de tres
estados
j untas.
En cual qui er momento dado, sol amente una entrada de con-
tro\ se habi\ita mientras
que \as otras sa\idas estn en eI estado de alta
irnpeancia. Lanic,a camluelta
que no est en el estado de alta impedancia,
pud. trasmi ti r i nformaci n bi nari a a l o l argo de} bus comn. Se debe tener
extremo cuidado,
que todas las compuertas excepto una, estn en eI tercer
estado; de l o contrari o se tenda una condi ci n i ndeseabl e
que ti ene dos
sal i das acti vas ti po poste totmi co conectadas
j untas.
Una caractersti ca i mportante de l a mayora de compuertas de tres
estados, es que el retardo de habi l i taci n de l a sal i da es mayor
que el re-
tardo de i nhabi l i taci n de sal i da. Si un ci rcui to de control habi l i ta una
compuerta e i nhabi l i ta otra al mi smo ti empo, l a compuerta i nhabi l i tada se
col oa en un estado de al ta i mpedanci a antes de habi l i tar l a otra compuer-
ta. Esto el i mi na l a si tuaci n de que ambas
-cbmpuertas
estn acti vas al
mi smo ti empo.
Hay un
pequea corri ente de fuga asoci ada con l a condi ci n de al ta
impedancia ett una compuerta de tres estados. Er4pero, esta corriente es
tan pequea que se pueden conectar hasta 100 sal i das de tres estados
para
formar una l nea de bus comn.
13- 6 LOGI CA DE EMI SOR ACOPLADO
( ECL)
La l gi ca de emi sor acopl ado
(ECL) es una fami l i a l gi ca di gi tal no satu-
rada. Como l os transi stores no se saturan, es posi bl e l ograr un retardo de
propagaci n de 2 ns y an por debaj o de 1 ns. Esta fami l i a l gi ca ti ene el
Entrada
de datos
Entrada
de cont rol
r \
l ' : As i C: Al t o
f \
I ' : A s i C: Br _
A
1>
l ' al t a i mpedanci a A
1>o- -
Y al r a i mped: ; .
4
si C: Baj o vn
si C: Al t o
t -
c C-
(a
) Compuert a separadora de
t res est ados
(c
) Di agrama del ci rcui t o paa el i nversor
de tres estados de
(b)
Fi gura l 3-16 Compuert a TTL de t res est ados
(b)
Compuerta inversora de
tres estados
;

t
1
:
t
l
i :
a1-J I
f f i 2 CI RCUI TOS I NTEGRADoS DI GI TALES
cAP. 13
menor retardo de propagaci n que cual qui er otra fami l i a y se usa pri nci pat-
mente en si stemas que requi eren una vel oci dad al ta de operaci n. Su i n-
muni dad al rui do y di si paci n de potenci a, si n embargo, son l os peores de
todas l as fami l i as l gi cas di sponi bl es.
un ci rcui to bsi co tpi co de l a fami l i a ECL se muestra en l a Fi gura
13-1i . Las sal i das entregan ambas funci ones oR y NoR. cada entrada es-
ta conectada a l a base del transi stor. Los dos ni vel es de vol taj e son
-0,8
\- para un estado al to y cerca de
-
1,8 V para un estado baj o. El ci rcui to
consi ste de un ampl i fi cador di ferenci al , una red pol ari zada
compensada por
temperatura y vol taj e y
una sal i da de segui dor de emi sor. Las sal i das del
emi sor requi eren una resi stenci a de desangre para que fl uya l a corri ente.
Esto se obti ene medi ante l a resi stenci a de entrada -R de otra compuerta
si mi l ar o de una resi stenci a externa conectada a una fuente negati va de
r oi t aj e.
El ci rcui to pol ari zado i nterno compensado por temperatura y vol taj e,
entrega un vol taj e de referenci a al ampl i fi cador di ferenci al . El vol taj e de
pol ari zaci n
V se establ ece en
-
1,3 V, el cual es el punto i ntermedi o
de Ia vari aci n l gi ca de l a seal . Los di odos en el di vi sor de vol taj e conj un-
tamente con
Q6,
conforman un ci rcui to que manti ene un val or constante
\' ,," a pesar de l os cambi os de temperatura o sumi ni stro de potenci a.
Cual -
qui era de l as entradas de l a fuente de poder se pueden usar como ti erra.
Si n embargo, el uso del nodo V". como ti erra y V" como
-
b,2 Y, da
como resul tado una mayor i nmuni dad al rui do.
Si cual qui er entrada en l a compuerta ECL est al ta, el transi stor co-
rrespondi ente conduce y
Q5
se pone en corte. Una entrada de
-0,8
V causa
que el transi sto conduzca y col oque
-
1,6 V en l os emi sores de todos l os
t r ansi st or es
( l a
ca da Vu, en l os t r ansi st or es ECL es 0, 8 V) . Como VBa:
1,3 V el vol taj e de base de
Q5
es sol amente 0,3 V ms posi ti vo que su emi sor.
Q5
est en corte porque su vol taj e Vr" necesi ta al menos 0,6 V para comen-
zar a conduci r. La corri ente en l a resi stenci a R"2 fl uye haci a l a base de
Q8
(si empre que se tenga una resi stenci a de carga). Esta corri ente es tan
pequea que sol amente ocurre una cada de vol taj e despreci abl e a travs
de R,.r. La sal i da OR de l a compuerta est a una cada V", por debaj o
de ti erra o
-0,8
V, l o cual consti tuye el estado al to. La corri ente fl uye a
trar' s de R,.r
y el transi stor que conduce causa una cada de cerca de
1 \- por debaj o del ni vel de ti erra (ver Probl ema 13-9). La sal i da NOR est
a una cai da Vu" por debaj o de este ni vel , o sea en
-
1,8 V, l o que cons-
t i t uy- e el est ado de ni vel baj o.
Si todas l as entradas estn en ni vel baj o, todos l os transi stores de sa-
l i da se ponen en corte y
Q5
conduce. El vol taj e en el nodo de emi sor comn
est a una cada V; por debaj o d,e V""
-2,1
V. Como l a base de cada
entrada est en el ni vel baj o de
-
1,8 v, cada
j untura
de base emi sor ti ene
sol ament e 0, 3 V y t odos l os t r ansi st or es se ponen en cor t e. . R, . 2 consume
corri ente a travs de
Q5
dando como resul tado una cada de vol taj e de cerca
de 1 V, haci endo que l a sal i da OR est a una cai da V", por debaj o de este
val or en
-
1,8 V, o sea el ni vel baj o. La corri ente en .R.
,
es despreci abl e y
l a sal i da NOR estar a una cai da Vu" por debaj o de ti erra en
-0,8
V, o
sea el ni vel al t o. Est o ver i f i ca l as oper aci ones OR y NOR del ci r cui t o.
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I
t
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v r
\ r
603
( A+B) ' +( c +D) ' =
l ( A+BXC+D) \ '
I
---I-.q- (/4 + B)' NoR
B- - - l _/ - U+B\
oR
( A+B) ( C+D)
(a) Compuerta aislada
(b)
Combi naci n al ambrada de
dos compuertas
Fi gura 13-18 S mbol os
grf i cos de l as compuert as ECL
El retardo de propagaci n de l a compuerta ECL es 2 ns y Ia di si paci n
de potenci a es 25 mw. Esto da un producto vel oci dad-poder de 50, el cual
es proxi madamente el mi smo
que el TTL Schottky. El margen de rui do es
.e.c de 0,3 V y no es tan bueno como el de l a compuerta TTL. Es posi bl e
una al ta capaci dad de carga en Ia compuerta ECL, debi do a l a i mpedanci a
al ta de enti ada del ampl i fi cador di ferenci al
y l a i mpedanci a baj a de sal i da
del segui dor de emi sor. Debi do a l a extrema vel oci dad de l as seal es, l os
al ambi es externos actan como Ineas de trasmi si n. Con excepci n de
al ambres cortos de pocos centmetros, l as sal i das ECL deben usal cabl es
coaxi al es con un acabado resi sti vo para reduci r l as defl exi ones de Ia l nea.
El smbol o
grfi co para l a compuerta ECL se muestra en l a Fi guta 13-18
rar. Hay dos sal i das di i poni bl es: una para l a f unci n NoR
y l a ot ra para l a
funci n OR. Las sal i das de dos o ms compuertas ECL, pueden ser conec-
tadas conj untamente
para formar l gi ca al ambrada. Como se ve en Ia Fi gu-
ra 13-18(b), una conexi n al ambrada ext erna de dos sal i das NOR produce
una funci n OR al ambrada. tl na conexi n al ambrada i nterna de dos sal i das
oR se usa en al gunas cI ECL para produci r una AND al ambrada
(al gunas
veces Il amada l gi ca dot-AND). Esta propi edad puede uti l i zarse cuando l as
compuertas ECL se usan
para formar l as funci ones OR-AND-INVERT
y
OR- AND.
13- 7 SEMI CONDUCTOR
DE OXI DO DE METAL
( MOS)
El transi stor de efecto de campo
(FET) es un transi stor uni pol ar'
ya que su
operaci n depende del fl uj o de un sol o ti po de portador. Hay dos ti pos de
ti ansi stores e efecto de campo: el transi stor de
j untura
de efecto de cam-
po (JFET) y el semi conduct or de xi do de met al
(MOS). El pri mero se usa
n ci rcui tos l i neal es
y el l ti mo en ci rcui tos di gi tal es. Los transi stores
MOS pueden ser fabri cados en menor rea que l os transi stores bi pol ares.
L estructura bsi ca de un transi stor MOS se muestra en l a Fi gura
13-19. El MOS de canal
p consi ste de un substrato l i geramente i nyectado
con materi al de si l i cn de ti po n. Dos regi ones se i nyectan fuertemente
por
di fusi n con i mpurezas ti po p para formar l a
fuente
y el drenaj e. La regi n
entre l as dos secci ones de ti po
p si rven como canal . La puerta es una pl aca
metl i ca separada
por el canal medi ante un di el ctri co ai sl ado de di xi do
604
SEC. 13- 7
SEMI CONDUCTOR
DE OXI DO DE METAL { MOS) f f i !
de si l i cn. Un vol taj e negati vo (con
respecto al substrato)
en l a puerta
causa un
gampo el ctri co i nduci do en el canal , l o cual atrae i os portuJo.".
de ti po p del substraro.
A medj {a que
aumenta l a magni t,r "t ;rl r.J;-;;.
gati vo
en Ia puerta;
l a regi Jr debaj o de el l a acumul a
s portadores
po.rti -
vos, aumenta l a conducti vi dad y l a corri ente fl uye de l a fuente al drenaj e,
si empre y
cuando haya una di ferenci a de vol taj e entre esos dos termi nats.
.
H"I cu-atro ti pos bsi cos de estructuras
Mos. El canal puede
.., aui
tipo p n dependiendo
de si los portadores
en su mayora deban ser huecos
o el ectrones. El modo.de-operaci n puede
ser por
"n.i qrru.i *i ento
o empo-
breci mi ento (depl eti on),
dependi enA et estado aef cal al - con cero vol taj e
de puerta.
si el canal al comi enzo est l i geramente i nyeci "do
"o'
i mpurezs
ti po p (canal
di fundi do), el canal de conl ucci n se produce
con un vol taj e
cero de puerta y el dispositivo se dice que
opera en el modo d,e empobrei--
mento. En este modo.l a co*i ente fl uye a no ser que
el .""u1
"rt.l i p"i .- cido por
un campo aplicado a la puerta.
s_i la regin por
debajo de t"
f,re
se dej a si n carga i ni ci al mente,
el canal debe ser i t auci do po,
r ."-p . t"
puerta
antes de que
l a corri ente fl uya. As, l a corri ente dei canal es rrri que_
ci da por el vol taj e de l a puerta y
tai di spoi ti vo se di ce que
p.r"
"n
el modo
de enri queci m ent o.
La fuente es el termi nal a travs del cual l a mayora de l os portadores
entran l a barra. El drenaj e es el termi nal a travs dei cual l a maybra de l os
portadores
dej an l a barra. En un Mos de canal p,
el termi nal fente se co_
necta al substrato y
el vol taj e negati vo se apl i a al termi nal de drenaj e.
cuando e,l
_v-oltaje
de puerta
e*ta p.
encima del voltaje-e
u*bral v,
k;;-
ca de
-2
V), no fl uye corri ente en el canar y
el cami no del drenaj u
"
l u
fuente es como un ci rcui to abi erto. cuando el vol taj e de puerta
es sufi ci en-
temente negativo por
debajo de vr, se forma un cattai y los portadores
ti po p fl uyen de l a fuente al drenaj e. Los portadores
ti po
i
son posi ti vos y
corresponden a un fl uj o de corri ente posi ti vo
desde l a ruente al i .en"e.-
"
En el Mos de canal n, el termi nal fuente est conectado al substrato
y
se apl i ca un vol taj e posi ti vo
al termi nal de drenaj e. cuando el vol j e ;
l a puerta
est-por debaj o del vol taj e de umbral v, (cerca
de 2 V), ,,o i tuy.
corri ente en el canal . cuando el vol taj e de puerta
es sufi ci entemente poi i -
tivo sobre
lr
pa''
formar el, canal, ls poriadores
de tipo n fruyen e Ia
puerta
al drenaj e. Los portadores
ti po N son negati vos, i os cual s corres-
ponden
a un fl uj o de corri ente posi to
de drenaj a fuente. El vol taj e um-
bral puede
vari ar entre 1 y 4 V dependi endo
del
i roceso
parti cul ar
usado.
( a)
canal p
Fi gur a 13- 19
( b)
canal n
Est r uct ur a bsi ca de un t r ansi st or MOS
SEMI CONDUCTOR
DE OXI DO DE METAL { MOS)
puerta (
-
)
susbst rat o t i po n
pueta (
* )
substrato tipo p
606 CI RCUI TOS I NTEGRADOS DI GI TALES
CAP. J 3
Los si mbol os grfi cos
de l os transi stores MoS se muestran en Ia Fi gu-
ra 13-20. El smbol o aceptado para el ti po de empobreci mi ento es aquel con
l neas i nterrumpi das entre l a fuente y el drenaj e. En este smbol o, el subs-
trato
puede
ser i denti fi cado y se muestra conectado a l a fuente. Se usar
un srmbol o al terno que no i ncl uye el substrato; en este smbol o, se col oca l a
i l echa en el termi nal fuente para mostrar l a di recci n del fl uj o de corri ente
:
' : : . , ( desde
l a f uent e al dr enaj e en el canal p y desde el dr enaj e a l a
: j ent e en el canal n) .
Debi do a l a construcci n si mtri ca de l a fuente y
el drenaj e, el transi s-
: -,r \l os puede
ser operado como un di sposi ti vo bi l ateral . Aunque se opera
:-.rrmal mente, de manera que l os portadores
fl uyen de fuente al drenaj e, hay
c.rcunstanci as en que es conveni ente permi ti r
un fl uj o de portadores
del
or enaj e a l a f uent e
( ver
Pr obl ema 13- 12) .
una ventaj a del di sposi ti vo Mos es que puede ser usado no sol amente
como un transi stor si no como una resi stenci a. Una resi stenci a se obti ene
dei Mos pol ari zando permanentemente
el termi nal de puerta para con-
ducci n. La rel aci n del vol taj e fuente drenaj e a l a cori ente del canal de-
termi na el val or de l a resi stenci a. Di ferentes val ores de resi stenci as pue-
den ser construi das durante l a fabri caci n, fi j ando l a l ongi tud y un"h.,ru
del canal del di sposi ti vo MOS.
Los tres ci rcui tos l gi cos que
usan di sposi ti vos MoS se muestran en
l a Fi gura 13-21. Para un MoS de canal n, el vol taj e de sumi ni stro vro es
posi ti vo (cerca
de 5 V) para permi ti r que l a corri ente posi ti va fl uya de dre-
naj e a l a fuente. Los dos ni vel es de vol taj e son una funci n del vol taj e de
umbral vr . El ni vel baj o es cual qui er val or entre cero y vr y el ni vei al to
vara entre v, y vro. Las puertas
de canal n usan comnmente l gi ca
posi ti va.
Los ci rcui tos Mos de canal p
usan vol taj e negati vo paru
vr,,,
para permi ti r que fl uya Ia corri ente posi ti va
cesde Ia fuente al drnaj e. i s
dos ni vel es de vol taj e son ambos negati vos por enci ma y debaj o del vol taj e
de umbral v, . Las compuertas de nal p ,r."., gunrrul rrr..rt
l gi ca posi -
t i va.
EI ci rcui to i nversor mostrado en l a Fi gura 13-2i (a) usa dos di sposi ti vos
Mos.
Ql
acta como l a resi stenci a de carga y
Q2
como un di sposi ti vo acti .-
vo. La resi stenci a de carga Mos ti ene su puerta conectad.a a vrru man-
teni ndol a as en su estado de conducci n. Cuando el vol taj e de entrada
est baj o
(por
debaj o de Vr),
Q2
se pone
en corte. Como
QL
est si empre
conduci endo, el vol taj e de sal i da est cerca de vrr. cuando el vol taj e de
entrada es al to (cerca
d" vr),
Q2
conduce. La corri ente fl uye desde vr,,
a travs de l a resi stenci a de carga
Q1
y l uego
Q2.
La geometra
de dos di J-
drenaj e
I
, ! J
puerta
--l
h substrato
'
r---1
I
fuente
I )
I
r ;
---.]
|
*i
,t
I
dr enaj e
)
rJ rl
Puert a
J
F+t subst rat o r,
--l
I
"l
*l
fuente .S
( a) canal p ( b)
canal n
Fi gur a 13- 20 Si mbol os par a
t r ansi st or es MOS
Z
a
(,

,'
-

.l !
A R
:
Z ' :
7 !
5 U
l o
r . r
F
Q
!
G
S
>
v
I
I
tc--
|
| 4 r l
Ll
I
|
..-r J-
I TTT
t t t l

\ q
T
I
I

>'
+
s
>-
ffi7
posi ti vos
Mos debe ser tal que
l a resi stenci a
de
e2,
cuando est condu-
ci endo. es mucho menor que l a resi stenci a
de
el
pui u
*""tuner
ra sari da
y
a un_ r' ol taj e por
debaj o de V,.
La compuerta
NAND mostrada
en l a Fi gura 13-21(b)
usa transi stores
emi sores'
Las entradas
A y B deben r", u*i ". dt;;." que
todos l os
t ransi st ores
conduzcan y. causen
que
l a. sal i da
. u po"g"' "i t ".
si cual qui er
enrrada es taj a, el tra.nsi sto.r
co.respo.rdi entl
.;-;;' ;n..corte
y l a sari da
ser al ta. De nuevo, l a resi stenci a
en seri e r.maaa p";
l o. ,.p".i ;i ;;;
\1oS
_a_cti vos,
debe ser me_nor que
l a correspondi ente
a l a resi stenci a
de
carga Mos. La compuerta
NoR, mostrada
.n r" ri gui "*t-zt(.),
usa tran_
si stoes
en paral el o.
si
_c-ual qui er
entrada_
es ati a,
"-r-l i ""ri .tor
co*espon_
di ente co.nduce y
l a sal i da
"r
b"".
si todas tas e.,traa.
-son
baj as,
todos
i os transi stores
acti vos estarn
en corte y
l a sari da
".tu. "1t".
13- 8
MOS COMPLEMENTADO ( CMOS)
Los ci rcui tos Mos compl ementados
obti enen
ventaj a del hecho de que
am-
bos di sposi ti vos
de
:-ar3l
n y p pueden
ser fabri cados
en el mi smo substra-
to. Los ci rcui tos cMos
cr,i i te'
de ambos ti p".-a.
i i sposi ti vos
MoS
i nterconectados
para
fomar
funci ones
l gi cas.
El ci rcui to bsi co es el i n-
versor' que
consi ste
de un transi stor
de ca' al ti po p y
un transi stor
de
canal ti po n, como se muestra
en l a Fi gural }_22(a).
El termi nal
de l a fuen-
te del di sposi ti vo de
canal p est en vo, y
er termi nal de l a fuente
del
di sposi ti vo
de canal n est a ti erra.
pi "ul o,
i ;-t;;-i l .de
estar entre
f
3
v f
18 v. Los dos ni vel es
de vol taj e
son 0 pa#.i i i uur
baj o y
vro
para
el ni vel al to.
Para comprender
l a operaci n
del i nversor,.
se debe repasar
el compor-
tami ento
del transi sto
MOS de l a secci on prevl a:
@8 cI RcUI ToS I NTEGRADoS
DI GI TALES
cAP. 13
I . El Mos de canal n conduce
cuando
su vol taj e de puerta
a fuente
es
posi ti vo.
El MOS de canal p conduce
cuando su vol taj e de puerta
a fuente
es
negati vo.
2.
3' cual qui er
ti po de di sposi ti vo
se pone
en corte cuando su vol taj e
de puerta
a fuente
es cro.
consi dere
ahora l a operaci n
del i nversor.
cuando su entrada
es baj a
ambas puertas
estn en potenci al
cero. La entrada
r.t-,
-voo
con res-
pecto
a l a fuente del di .sposi ti vo
de canar p y;
;;-i "Jp".to
a ra fuente
del di sposi ti vo
de canar n. Er resul Juo
ei que
el di sposi ti i o
a" canal p se
acti ve y
el di sposi tj vg
d.e canar n.se-ponga
en corte. Baj o estas condi ci ones
hay un cami no
de baj a i mpedanci a
desdJ v' hasi a l ";i " y
un cami no
de i mpedanci a
muv al ta desde l a.al i aa
hal si a ti eri a.-por' i anto
el vol taj e
de sal i da .e acer" al ni vel ;ttr
y,*;o
condi ci one.-.,.-al es
de carga.
cuando
l a entrada es a.l ta, ambas' pu*i t.
estn en vr;
-y-l ,
si tuaci n
se
i nvi erte:
el di snosi ti vo
de. canar p
*u pn""
en corte y
er de canar n conduce.
El resul tado
e. gu* l a sal i da ."
;i ;; al ni vel baj o de 0 V.
l *
-
'"-1_.,
Y= A'
v
=
(AB),
Y=( A+B) '
(b)
Compuerta
NAND
(c)
Compuert a NOR
Ci r cui t os l gi cos CMOS
Fi gura
13-22
En cada caso un transi stor est conduci endo rni entras q\re el otro est
en corte. Debi do a que
un transi stor si empre se pone en cort;, l a di si paci n
de potenci a
dc del ci rcui to cMos es extremadamente baj a, del oren de
10 nw. El mayor drenaj e de pot enci a
ocurre cuando el ci rcui t o cMoS cam-
bi a ce es: ad-
La l : s-. ca
r: \ f
OS se especi f i ca usual ment e para una sol a operaci n de
surc: : : : : : : ' - i : . -: . : : e. , de 5
-
15 \ -, pero al gt rnos ci rcui t os pueden operar a
3 \ ' ' - - :
" '
. - p: r , os C\ l OS con gr andes val or es de sumi ni st r o de vol -
t aj e r : : i - : r - : :
- : .
- : i i si paci n de pot enci a.
El t i empo de r et ar do de
propa: ac. -: .
i -s: -. --. : i e
-. ' e.
margen de rui do mej ora con el aument o de vol -
t aj e oe sj -": : : s: : : de pr, sq1. El ret ardo de propagaci n
del i nversor es
cerca de 25 ns. El margen de rui do es usual mente cerca del 40% del val or
del vol t aj e de sumi ni st ro Voo. Las vent aj as del CMOS, di si paci n baj a
de potenci a, excel ente i nmuni dad al rui do, al ta densi dad de empaguey un
amplio rango de voltajes de suministro, Io hacen un fiierte contendo como
norma popul ar para
una fami l i a de ci rcui to di gi tal .
Otras dos compuertas bsi cas CMOS son mostradas en l a Fi gura 13-22.
Una compuerta NAND de dos entradas consiste de dos unidades tipo p en
paral el o y
dos uni dades ti po n en seri e, como se muestra en l a Fi gura 13-22
voo
I
l*o
-l
r-
F"
a
:
Inversor
( a)
I
t

t
i
!
t
f
i
I
6 I O CI RCUI TOS I NTEGRADOS
DI GI TAL ES
c AP. 1 3
( br .
Si t odas l as ent r adas
est n al t as, ambos t r ansi st or es
de canal p est n
en cor t e
v ambos t r ansi st or es
de canal n en conducci n. La sal i da t i ene
una rmpedanci a baj a- con respecto a ti erra y produce
un estado baj o. Si
c' al qui er ent r ada es baj a, el t r ansi st or asoci d de canal n se pone
en cor _
t e' el t r ansi st or asoci ado de canal p
conduce. La sal i da se acopl a &yo,
' pasa
al estado al to. Las compuertas
NAND de ml ti pl es entradas pJe-
oen l brmarse col ocando nmeros i gual es
de transi sto.r.
d. ti po p y ti i o n
en paral el o y seri e respecti vamente
en un arregl o si mi l ar al mostrado en l a
Fi gur a t 3- 22( b) .
una compuerta NoR de dos entradas,
consi ste de dos uni dades de ti po
n en paral el o y
dos uni dades-de
ti po p en seri e, como se muestra en l a Fi gu-
r a l : ) ' - 22( c) .
cuando t odas l as ent r adas est n baj as, ambas uni dades" de
canal p est n en conducci n y
ambas uni dades de canal n en cor t e. La sa_
i i da se acopl a I V, , , , y pasa
al est ado al t o. Si l a ent r ada es al t a, el t r an-
sr st or asoci ado de canal p se pone
en cor t e y el de t i po n se act i va. Est o
conect a l a sal i da a t i er r a causando r t na . al i d
de bai o ni vel .
REFE RENCI AS
Taub, H. y D. Schi l l i ng, Di gi tar Integrated Erectroni cs.
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')
1 .
PROBLEMAS
13-1. (a)
Det ermi ne el vol t aj e de sal i da de ni vel al t o de l a compuert a RTL para
una
capaci dad de carga de b.
(b)
Det ermi ne
el vol t aj e de ent rada m ni mo . "q. ru_
ri do para l l evar un t ransi st or
RTL a sat uraci n cuando hrc: 20. (c) De l os
resul t ados
en (a) y (b),
det ermi ne el margen de rui do d" i u"
"o-prrert a
RTL
cuando l a ent rada es al t a y l a capaci dad de carga 5.
l 3-2. Demuest re que el t ransi st or de sal i da de l a compuert a DTL de l a Fi gura 13_5
pasa
a sat uraci n
cuando t odas l as ent radas est n al t as. Asuma qu" hrr: 29.
l 3-3. conect e l a sal i da
y
de l a compuert a DTL most rada
en l a Fi gura 13_5 a N en-
t radas de ot ras compuert as si mi l ares.
Asuma que el t ransi st -or de sal i da est
sat urado y que su corri ent e de base es 0, 44 mA. Asuma h, ,
_ZO.
l . ^
r d ,
' e ,
1 j l - 1 . D: :
Cr -
PROBLEM, AS 61 1
( a)
Cal cul e l a cor r i ent e en l a r esi st enci a de 2 ko.
(b)
Cal cul e I a corri ent e que vi ene de cada ent rada conect ada a I a compuert a.
(
c ) Cal cul e I a cor r i ent e de col ect or t ot al en el t r ansi st or de sal i da como una
f unci n de -\ ' .
Encuent r e el val or de N que mant enga el t r ansi st or en sat ur aci n.
. f i ual
es l a capaci dad de carga de l a compuert a?
i rt r i a i nt erconexi n de compuert as I 2L para f ormar un decodi f i cador
{ . : r a
c . - . - ^
- n -
que t odas l as ent radas de I a compuert a TTL de col ect or abi ert o de l a
l : l - 11 est n en el est ado al t o de 3 V.
t e: mi ne l os vol t aj es en l a base, col ect or y emi sor de t odos l os t ransi s-
i : =. ne el m ni mo ho, . de
Q2
que asegur e que el t r ansi st or se sat ur a.
: - . - a cor r i ent e de base de
Q3.
: - : que el hou m ni mo de
Q3
es 6, 18.
Cul
es l a cor r i ent e mxi ma
: , : de ser t ol erada en el col ect or para asegurar l a sat uraci n de
Q3?
-. . es el val or m ni mo de 8, . que puede ser t ol erado para asegurar I a
: : ac i on de
Q3?
. ndo l os t ransi st ores de sal i da act ual es de dos compuert as TTL de
r, r abi erto, demuestre
(por
medi o de una tabl a de verdad) que cuando
)nect ados conj unt ament e a una resi st enci a ext erna
!
V, , ", l a cone-
r. . -: , cbi eada produce una f unci n AND. (b) Pruebe que l os dos i nversores
- T L oe col ect or abi ert o cuando se conect an
j unt os
producen una f unci n NOR.
=-: ' r conect ados para f ormar una l gi ca al ambrada. Para vi sual i zar por qu
: : i r: prohi bi do, conect e dos de t al es ci rcui t os y dej e que l a sal i da de una
. : : pert a est en el est ado al t o y I a sal i da de l a ot ra compuert a en el est ado
-: -
Demuest re que l a corri ent e de carga
(l a
cual es l a suma de l as corri en-
-. ".
: . : ==
' ,
col ect or del t ransi st or sat urado
Q4
de l a Fi gura 13-14) es cerca
: : -
-
a =pare est e val or con l a corri ent e de carga recomendada en el
- _\
- '
: . : = : - i : : - - : : t - . : . J. : i : ! , nes. haga una l i st a de l os t r ansi st or es que est n
: - .
* i
: : - : .
.
- _: : . : an conduci endo en l a compuer t a TTL de t r es est a-
:
-
: . . . f - : " - ' - 16r c' .
( Par a
Ql V QO
ser i a necesar i o l i st ar ) os est ados
: : r . : r : t : r r : : . : i l . as
, i unt ur as
de base emi sor y base col ect or ) .
: -- -3: . l i s ra-l a

. -1 es baj a.
: I - . : . :
'
=. ar a

. { es al t a.
. !
! u d l u v ! Y b d r l o .
4, Cuai
es el est ado de l a sal i da en cada caso?
l 3-9. Cal cul e l a corri ent e de emi sor / , a t ravs de r?, en l a compuert a ECL de l a
Fi gura 13-17 cuando:
(a)
Al menos una sal i da est al t a en
-
0, 8 V.
(b)
Todas l as ent radas est n baj as en
-
1, 8 V.
Asuma ahora que I c: I n. Cal cul e l a ca da de vol t aj e a t ravs de I a resi st en-
ci a de col ect or y en cada caso y demuest re que se requi ere cerca de 1 V.
13-10. Cal cul e el margen de rui do de l a compuert a ECL.
612 CI RCUI TOS I NTEGRADOS
DI GI TALES
cAP. 13
13-11' usando l as sal i das NoR de dos.compuertas
ECL, demuestre que
cuando se
conectan j untas
a una resi stenci a
externa y a un vol taj e negati vo de sumi _
ni stro, l a conexi n al ambrada produce
una fnci n
OR.
13-12. EI transi stor MoS es bi l ateral , es deci r que l a corri ente puede
fl ui r de l a
fuente al drenaj e o vi ceversa.
usando esta propi edad,
deri v un ci rcui to que
configure Ia funcin de Boole:
Y=( AB+CD+AED+CEB) ,
usando sei s transi stores
MOS.
13-13' Demuestre
el ci rcui to
de l a compuerta
NAND de cuatro entradas usando
t r ansi sr or es
cMos. ( b)
Repi t a r o ant er i or p" . "
un" . " - ; ; ; ; "
NoR de cua-
tro entradas.
Apnd i ce
l - :
RESPUESTAS
A PROBLEMAS
SELECCI ONADOS
Ca p t ul o
1
I
-3.
l - 4.
l - 5.
l - .
0, t , 2, 10, I l , 12, 20, 2r, 22, 100, l 0l , 102, I 10, nt , n2, t 20, t zl , t 22, 2n, 20t .
(a) 1313, 1022t0
@)
223, n3t4.s2
(c) 1304, 336313
( d) 331, 13706
( 10002l . l l l l
. . .
\ ;
( 3322. 2) o; ( 505. 333 . . . ) r ; ( 312. 4) r ; ( FA. 8) 6.
I 100.0001; l 00l I100010000; 1010100001.001
I I; I I I I l 00l I10.
2,53125; 46,3L25; I17,7 5; 109,825.
decmal
bi naro
225, 225
I I 100001. 001I t 00l I
215, 75
I l 0l 0l I l . l l 0
403, 9843 l l 00l 00l l . l l l l l l
10. 949, 8125 l 0l 0l 0l l 000l 0J. l l 0t
(a) 73,375
o)
151
(c) 78,5
(d) 580
(e) 0,62037
(D
35
(e)
8,333
(h)
260
oc t aL
341.t6314
327.6
623.77
25305.64
hexadeci mal
81. 399
D7.C
l 93.FC
2AC5.D
l - 8. Compl ement odel :
0101010; 1000111; 1111110; 01111: 11111.
Compl emento
de 2: 0101011; 1001000; 1111111; 10000: 00000.
\
i
rit
ti '
';:
.i
:{
I
,
l - 7.
613
614 APENDI CE
l -9. Compl ementodeg
: 86420; 90099; 09909; 89999; 99999.
Complemento de 10: 86421; 90100; 09910; 90000: 00000.
I
-
10. ( 17
5) n.
l -14. (a) Sei s tabl as posi bl es.
@)
Cuatro tabl as posi bl es.
l - l i . ( a)
1000 0l l 0 0010 0000
( b)
l on l 00l 0t 0l 00l l
( c)
l l l 0 l l m 0010 0000
( d) l 0000l l 0l 0l l 00
I - 17. 0000, 0001, 0010, 001 l , 0t 00, 0101, 0110, 0l l l , l Ou, 1100, l l 0l , l l l 0.
r - 18. 00001, 01110, 01101, 01011, 01000, l 0l l 0, l 0t 0l , l 00l l , 10000, l l l l l .
1- 20 000, 001, 010, 101, 1i 0, 111. r epr esent ando
0, I , 2, 8, 4, 5, r espect i vament e.
l - 21. Dos bi t s por
cl ase, cuat r o bi t s por nmer o, J: 1011,
e:
1100, K: 1101.
t-23. (a) 0000 0000 0000 0001 0010 0lll
(b) 0m0 0000 0000 0010 l00l 0l0l
( c ) l l l 00l l l i l 10 1000 i l l l 0l 0l
1-24. (a)
59? en BCD
b\
ZAS en exceso 3
(c) No vl i do para
el cdi go 242I d.e l a Tabl a 1-2
(d)
FG en al fanumri co
1
-25.
00100000001 + 1000001 l 0l 0
:
l 0l 000l l 0l l .
l - 26. L:
( A
+ B)
. C.
Cap t ul o 2
2-1. conj unto cerrado, asoci ati va,
conmutati va,
di stri buti va; l a i denti dad para
f
es 2; l a i dent i dad par a. es
0; no hay i nver sos.
2' 2.
Todos l os postul ados
se sati sfacen excepto el
postul ado
5; no hay compl emento.
2-5. (a)
"
(b) x
\c)
y
(d)
z(x + y)
(e) o
(f)
("t
+ n)
2- 6. ( a)
A' B' + B( A + C)
(b) BC + AC'
l
RESPUESTAS A PROBLEMAS SELECCI ONADOS 6/ . ;
( c ) A+CD
(d\
A + B,CD
2-7. (a) I
b)
B' D' , + A( D + BC' , )
(c)
I
( d) ( A' + B)
( C + D)
2- l l .
( b) . F
: ( - r ' +- r " ) ' +( x+ y) ' +( y * z' ) ' t i ene sol ament eoper ador es ORy NOT'
( c) F:
( ' t - ) '
' ( r ' y' ) ' ' ( y' z) ' l ' t i ene
sol ament e oper ador es AND
y NO' l ' .
2- 12. ( a) ?' r
:
A' ( 8" + C' )
( b) r z : A+BC: T l
2- 13. ( a) ) ( 1, 3, 5, 7, 9, l l , 13, 15) : 19, 2, 4, 6, 8, l 0' 12' 14)
(b) >(1, 3, 5, 9, 12, 13, l 4): II(0, 2, 4, 6,7, 8, 10, I I, 15)
(c)
X0,
l, 2, 8, 10, 12, 13, 14, 15)
:
13, 4, 5, 6, 7
,
9, ll)
(d) >(0, 1, 3, 7)
:
rI(2, 4, s, 6)
( e) >( 0, l , 2, 3, 4, 5, 6, 7) , ni ngn t r mi no mxi mo
(0 >(3, 5. 6, 7)
:
l I(0, 1,2, 4)
2- 14. ( a) n( 0, 2, 4, 5, 6)
o)
n( 1, 3, 4, 5, 7, 8, 9, 10, 12, 15)
( c) ) ( 1, 2, 4, 5)
( d) >( 5, 7, 8, 9, 10, l l , 13, 14, 15)
2-18. F
--
x @ y
:
x' y + r/' ;
(dual de F)
:
(x' + y)(x + y' )
:

* x' y'
: p' .
2-20. F: xl * xz * yz.
Ca p t ul o 3
3-1. (a) y
@)
ABD + ABC + BCD
(c) BCD + A' BD'
(d) wx * w'x'y
3-2. (a)
ry
+ x'z'
b)
c' + A' B
(c) a' + bc
( d) r y +x z +y z
3- 3. ( a) D+B' C
b)
BD + B' D' + A' B or BD * B' D' + A' D'
(c) l n' * k' m' n
(d) B' D' , + A' ,BD + ABC' ,
(e) xy' * x'z I wx'y
r
I
i
I
'
3-4.
3-_(
_.-6
3-7
3-8.
6I 6 APEND I cE
( a) A' B' D' + B' C' D' + AD E
( bI
DE + A' B' C + B' C' E'
( cI
BDE, + B, CD, + B, D, E, + A, B, D, + CDE,
t a) Ft : n( 0, 3, 5, 6) ; Fr : n( 0, 1, 2, 4)
( b)
Fr
:
x' y' z I x' yz' +
r y' z' +
xyz; F2:
r y
+ xz * yz
(c) F,
:
(x + y + z)(x + y' + z,)(x, + y + z,)(x, + y, t z\;
F2: Q+y ) ( x +z ) ( y +z )
(a)
v
o)
(B + C',)(A + B)(A + C + D)
t
(c) (w + z')(x' + z')
(a) z' + xy
:
(x + z')(y + z')
@)
C' D + A' B' CD' + ABCD' : ( A + B, + D) ( A, + B+ D) ( C + D)
( C, +
D, \
( c ) A' , C' , + AD' , + B' , D' , : ( A' + D' ) ( C' + D' ) ( A + B' + C' )
( d) B' D' , + A' , CD' , + A' BD: ( A' + B' ) ( B + D' ) ( B' + C + D)
(e) w'z' * aw'x * a'wz
:
Q:'
+ w')(w' + z)(w + x * z,)(a I w * z,)
(a)

v
z'
3- 9. ( a) F, : A+ D' E' + CD' : ( A, D+ A, C, E) ,
o)
r z: A, B' + C' D' + B' C'
:
( BD + BC + AC) '
3- l l . ( a) r : BD + D' ( AB' C' + A, B, C)
3- 12. ( a) ( A' + B' + C' ) ( A + B' + C + D, ) ( A + B + C, + D, )
(b) (c + D)(c, + D,)(A + B)(A' + B' )
3-13. AND-AND
--+
AND, AND-NAND
-+
NAND, NOR-NAND
--+
OR,
NOR-AND--; NOR, OR-OR - OR, OR-NOR
-+
NOR, NAND-NOR
-+
AND, NAND-OR
--+
NAND.
3- 15. ( a) r : I
( b)
F: CD' + B' D' + ABC' D
3- l . ( a) r : A' C + B' D' ; A' ( C + D' XB' + C)
(b) x'z' * w'z; (w' + z')(x' + z)
( c ) AC + CE' + A' C' D; ( A' + C) ( C + D) ( A + C, + D, )
or AC * CD' + A' C' E; ( A' + C) ( C + E) ( A + C, + E, )
(d) A' B + B' ,E' ; (A' + B' )(B + E' )
3-17. (a) B' (A + C' + D' )
(b) A' D + ABC'
(c) B' D + B' C + CD
I
I
I
j
L,
)
z'
RESPUESTAS
A PROBLEMAS
SELECCI ONADOS
617
3- 18. F: ' - \ +
r z( necesi t a
cuat r o
NAND) ;
F: ( x, _t
z) ( x*y) ( necesi t a
cuat r oNORr .
3- 19.
d- ABC, DE
+AB, CDE, +
ABCD, E.
3- 20.
B' D' ( A'
+ C) +, BD( A,
+_C, ) ; I B,
+ D( A, + C, ) l I B + D, ( A,
+ C) l ;
[D'
+ B(A, + c,)]tD
+ n,f; i c)i.
'
3' 21.
.g
:
x' yz' * w,y,z * rvry,z,.
3-24. (a)
r= A,CEF,G,
O)
F:
ABCDEFG
+ A,CEF,G,
+ BC,D,EF
(c)
' : A' B' c,DEF'
+ A' BC' D' E
+ cE' F + A' BD' EF
Cap t ul o
4
+1.
Entradas:
Sal i das:
+2.
Entradas:
Sal i das:
+3. Sal i das:
U.
Sal i das:
+5.
Entradas:
Sal i das:
+6.
Entradas:
Sal i das:
+7.
Entradas:
Sal i das:
+8.
Ent radas:
Sal i das:
4- l l . Ent r adas:
Sal i das:
a, b, c, d.
F
=
abc + abd + bcd + acd * a,b,c, 4 a,c'd,
+ a,b,d,
* b'c'.d';F =
fI(3, 5, 6, 9, 10, 12) (no puede
ser simplificada
sucesi vamente).
43, A2, At .
86t o Br ; B,
=/ At ;
Bz: 0;
\
=
Ai A2; Bo:
A{ A2A, 3
+ ALA);
85
=
A3(A1 + A); 86
=
AzAz.
w, x,L z; w
:
asarbbr;
x
=
ag,obt
+ arbb,s
/
=
aobi
* asa1b1 + a6b,sb1 * a(rafts;
2
:
asbo.
x,y, z;
-
abr * apsbs
* bsas;
y
:
aia:sb,
+ aibb,s + a,raob\bo
+ arbib,6
+ aa,sbi * apsb,
2:
asb' o+
aobo.
A, B, c. D.
t p, x, ! , zi t o :
A, B, C, ;
x
_
BC, + B, C; y _
C; z
:
D, .
A, B, C. D.
FoFtF2Fr;
Ft
:
D; Fz:
CD, + C,D;
\
-
(C + D)
B' + BC, D,; Fa
=
(B
+ C + D)A, + AB,C:,
D,.
F8F4F2Ft.
,sss4s2sr
LeLLzLr;
,:
t;
.{
,+
,t
't
,
t

I
t
i
ft
rl
l l
. i

l 0t
100
l c =
4: . Se: 0; Lr =
Lt : Fi Sr :
Fz i Sz
=
l t r i
S=4.
A, B, C, D.
F=AB+AC.
A, B, C, D.
w, x , y , z i
w
:
AB + AC, D, ;
x
:
B, C + B, D + BC, D, :
y : CD' +C' D; z =D.
61 8 APENDI CE
+12. Ent r adas: A, B, C, D.
Sal i das : w, x , y , z ; w: A; x : A' C + BCD + A' B + A' D
Y
:
AC' D' + A' C' D + ACD + A' CD' Of
Y
:
AC' D'
+ B' C' D + ACD + B' CD' : Z
:
D.
4- 13.
Ent r adas: w, x, y, z.
Sal i das: E ABCD; E: wx + wy; A
:
wx' y' ;
l or l oo
B
:
w,x + xy; C
:
w,y + wry,; D
:
z.
4-14. Entradas: A, B, C, D
(tabl ero
en bl anco para combi naci ones de bi ts de
entrada i nvl i dos).
Sal i das : a: A' C + A' BD + B' C' D' + AB' C'
b: A' B' + A' C' D' + A' CD + AB' C'
c : A' B + A' D + B' C' D' + AB' C'
d: A' CD' + A' B' C + B' C' D' + AB' C' + A' BC' D
e: A' CD' + B' C' D'
f
:
A, BC, + A, C, D, + A, BD, + AB, C,
s :
A' CD' + A' B' C + A' BC' + AB' C'
(Total
de 21 compuertas NAND)
4-15. Ci rcui to sumador comol eto.
4-16. Ci rcui to sumador compl eto.
4-19.
+20. F
=
ABC' + A' B + B'
:
A' + B' + C' ( dos compuer t as NOR) .
4-21. (a)
Sumador compl et o, I ' 1 es l a suma, F, es el bi t de arrast re.
O)
r : A' B' C' + A' BC + AB' C + ABC'
,
4-28. Vari abl es de entrada: A, B, C, D, vari abl es de sal i da: w, x, y, z.
w
:
A, x
:
A@ B, y
:
r @ C, z
:
y O D.
4- 29. C: xO y@ z@ P ( t r es
compuer t as OR- excl usi vas) .
l r
\E-\R,\a\\\\\R,\\\\A$.\\\alatt\\\\\\\
- - l
: 3
-
- - e Fi gur a 5- 2 except o que 8:
- , =: r a OR- exc l usi va se usa par a
' '
l)
t.,
( ;
1101.
l i r r mar el compl ement o de 1 de R
, , qui val ent es a
ent r ada cot t r
: r - - ' . ent o de 2 se obt i ene agr egar - r do I V r l ar r ast r e de ent r ada.
-
Pr Gt + P4Pr G2 + P4P3P2Gt + P4p1p) pt Ct .
( J: . P.
* G; C; P; + Gi C; G P + Ci G; G C ) '
P. + Gi P; + G\ C: P + G; G; G; C' , t ) ' ,
i -
: : : . . . : r . : . r . , f
r , . r : , - r r i s a l i d a S: . \ , . \ ' r , , \ r , . \ ,
- . : . . . l as di ez compuer t as AND r equi er en cuat r o ent r adas
-
: r : ' nl i nos m ni mos desde n, , hast a m, , .
. j ' r . . ; . - - )
:
: ( 0, l , 6) .
. : - ,
, : . , I
. ; )
:
: ( 4, 5)
( use
compuer t as \ ORt
i ' . , \ . . f . : ) : : ( 0 , l , 6 , 7 ) : F , + mr .
l - nt r adas: I ) \ ) I )
|
D. ) D,
;
sal i das: . r ,
. r ' ,
E. I ) r i or i dad dada a l a
: - . umer o de suscr i t o mayor .
' . :
Dt + Dt .
!
:
D1 + D1D) , E: Do
- { -
Dl + D2+ D. ' .
: , : 1, , has t a I t
:
C' , 1, C' , 0, C' , C' , 0, C
19 i a) 1024 x 5
( b)
256 ) < 8
tct 1024 x 2
620
6-4.
6- r0.
00
r 0
r l
l l
00
l 0
00
CP: l
CP
: 0
APENDI CE
Ca p t ul o
6
0J Q(
+ r): JQ' + K' Q
0
0
0
0
0
0
I
I
0
0
I
I
0
I
0
I
0
I
0
t
6- 5.
.tD
Q0+t ) : s+R' 0
0
0
I

0
0
I
I
0
I
0
I
0
I
0
I
0
0
I
I
0
I
I
6-7. Sal i dadel acompuer t a:
2 3 4 5 6 7
g
9
(a)
o)
(c)
(d)
(e)
(f)
I
0
I
I
0
0
n/ 0
\ z
- r
\ ,
:v
0
0
I
I
0
I
0
I
, l
0
0
0
0
,]
l 0l
I l 0
l l 0
001
l 0l
l 0l
l 0l
o0/ |
t t / l
01/ o
t 0 / 0
Ent radas: : y
Sal i da: s
I
I
0
I
0
I
0
I
0
I
00/ 0
o I / 1
t 0 / 1
6-l l . Un contador con una secuenci a repeti da: 00, 01, 10.
6-12.
:
1; l a secuenci a bi nari a es: 1,
g,
4, 2,
g,
12, 6, 1I,5, 10, 1g, t4, IE,7, B.
: 0; l a secuenci a bi nar i a es: 0,
g,
12, 14, 7, 11, 18, 6, J,
g,
4, 10, 5, 2, 1.
ir.
\
. D
+
:,
.i
i
6- 13.
6-14.
6- 15. Est ado:
Entrada:
Sal i das:
- 16. Est ado:
Entrada:
Sal i das:
t
al b c e d g h
I C
h a
0l I l 00l 00l
I
010001I
l 0l 0
af babdgdggda
0l I l 00l 00l
I
010001I
l 0l 0
0
0
I
I
00
0l
l 0
l l
:
I
6- 18. J K' ,
QQ+I )
0
QQ)
Q' Q)
I
6- 19. SDR
QQ)
0
I
I
QQ) QQ+I )
J K'
00
0l
l 0
l l
0
I
0
I
OX
I X
XO
XI
QQ+I )
QQ) QQ
+ I) SDR
0
I
0
I
0x
I X
0l
x o
\ cuul qui .."
I x )
6- 20. ( a) TA: A + B' x; TB: A + BC' x + BCx' * B' C' x' :
TC=Ax * Cx * A' B' C' x '
P.S.
Estado si gui ente
Sal i da :
AB
r / : 00
AB
x Y
: 01
AB
x / : l 0
AB
x Y: l l
AB
r y: u
4
: 01
D' :
10
00
0l
l 0
l l
I
0
I
I
0
I
0
0
0
0
I
I
0
I
0
0
I
I
0
I
I
0
0
0
0
I
I
I
I
I
I
0
0
0
I
0
I
0
0
0
0
0r
0l
0l
ol
0
0
l
I
A( t +
D: x B
t
v ' B' A' +
y A + x ' A; B( t + l ) : x A' B' * x ' A' B + y A' B
f b
d a
g a
f b
g d
a
b
d
I
c
622 APENDICE
( b)
Sl
:
A' B' x ;
M: A; SB: A * C, x , ; RB: BC, x * Cx , .
SC
:
A, B, x, + Ax; RC
:
A, x
( c ) J A
=
B, x , KA:
l ; J B:
A + C, x , , KB:
C, x * Cx , ;
JC
:
A, B, x, + Ax, KC
:
x; y :
A, x
6- 21. ( A
: 23,
B
: 22,
C^=2t , ? :
Z) ; TA
:
( D + C + B) x;
r B:
@
+ C) x; TC: Dx; r :
O.
6- 22.
JA
:
x, I ( A
:
x, ; JB :
Ax, , KB :
l ; JC :
Bx + Ax, KC =
Bx, .
6' 23.
J_Q- a:
QpzQo
. I et :
e^, e:
Jez:
eet
Jet : I
KQt :
Qt Keo: b, t j ,
i r :
e,
Ket
=
|
[
6_24. 12421 1. ,
L
A B C DI ,
: A
:
BCD + A, B; TB :
CD + A, Bi TC :
D + A, B;
TD: t .
6-25. (a)
J
:
B, KA
:
t; JB
:
A,, KB
:
I
( b)
JA
:
BC, JB :
C, JC
:
A,
M: t , KB: C, KC: l
( c) t
:
BC, JB :
C, JC
:
B, + A,
KA: B, KB: A+C, KC: I
6- 26.
SA
:
BC,
SB
:
B, C
SC: A,
RA: BC
RB: AB
RC: B
6- 27. TA
:
A @ B; TB: B O C; TC
:
AC + A, B, C,
6- 28.
J A: B'
J B: A+C
J C: A, B
KA: I KB: I
KC: I
6- 29.
DA
:
A, B, C
+ ACD + AC, D,
DC
:
B
DB:
A, C + CD, + A, B
DD:
D,
6- 31.
J A: y C
+
r y J B: x AC
KA
:
x' + y, B,
KB
:
A, C + x, C + yC,
6- 32. ( a)
A( t + l )
:
AB, C, x,
+ A, BC, x
+ A, BCx
B( t + l ) : A' BC' x ' *
A, B, Cx .
JC: x' B + yAB,
KC: A' B' +
x B * y , B,
+ AB' C' x + AB, Cx.
I
C( t + l ) : A' B, Cx , +
A' BC, x , +
A, BCx , +
AB, C, x , +
AB, Cx , .
d(A, B, C, x)
::(0,
l , t2, 13, 14, 15) (trmi nos
de no i mporta).
Ca p t ul o
7
7-1.
Use una compuerta
NAND externa.
7-2' (a)
cambi e
er i nversor
asoci ado
con cp en una compuerta separadora,
use flip-flops que se disparen
en el flanco negativo.
7- 4. A( t + t ) : AB' + Bx' ; B( t + l ) : x.
7- 9.
I
: 0010, 0001,
1000, | 00;
e:
l . l . t .
n
o (b)
RESPUESTAS A PROBLEMAS
7- 10. D
=
O y @
Q; JQ
:
x' y; KQ
:
G'
+ y) '
7- 13. 200 nsr 5 MHz.
l -i 4. Di ez fl i p-fl ops sern compl ementados.
7- 11. l 0l 0 + 10l l
- - +
0100 l l l 0
- >
l l l l
- +
0000
1100 + 1l0l
----,
Autocomenzante
t l
7-18 000 + 001 + 010
--+
0l l *+100
|

l Ol -J zl
l 0r
zl
I1., No autocomenzante
7- 21. JQt : KQt
- -
l .
JQz: KQz:
Qt Q; '
JQq: KQ:
Qt Qz.
JQa:
Qt QzQ;
KQa:
Qr
)
7-30. (a) Est ados no usados
(en
deci mal ):
Est ado si gui ent e
(en
deci mal ):
) 2 - - + 9 - - + 4 - - + 8
l 0 - + 1 3 - + 6 - - + l l - + 5 - - > 0
4 5 6 9 l 0 l l 13
l 0 2n413 5 6
es un estado vlido
0 es un est ado vl i do
2
9
8
7-32. (a) t3,32
@)
32, 768
7-35. (a) l 6
o)
8, 16
(c) l
(d) 16 + 255k donde A es el nmero de 1 en l a pal abra a ser al macenada'
Cap t ul o 8
8-3. Un regi stro de despl azami ento a l a derecha con entrada en seri e r y control de
despl azami ent o P.
I
:
:
8
-5.
8-'l
(a) (l) 8 <- A; (2) A <- B; (3) C <- D; (4) BUS <- B
(b) (l ) 01000; (2) 10010; (3) 001 l 0
operaci n di recci n MUX datos MUX
decodificador
de destino
(a) escri tura l 0
(b) l ectura I I
l t
t 0
8-9. Un cont ador de modo 9 que cuent a l os est ados bi nari os desde 0
| rast a
8.
8- 12. S: A <- shr l , . B eshr B, Bn<- Ap Anr - Ay
8-14.
PR f orma el product o de B, R y A. R medi ant e sumas sucesi vas del cont eni do de
BR un nmero de veces i gual nmero en AR. La mul t i pl i caci n comi enza cuan-
do S se convi ert e en 1 v t ermi na con D: 1.
SELECOof . TAoOS 623
624 APENDICE
8-16. (a) 000000
(b)
0l1000 (24)
1c.
000011 (3)
( d)
t 00ol t ( _29)
(e)
001 I l 0 (14)
(0
0r000r (17)
( e)
l 0l l l l ( - 17)
(h)
000101 (5)
6-lE (l) (a) Sobrecapacidad porque
la suma es mayor que 127
O) cs: l , cr : s
(c)
El signo es negativo
(d)
Sobrecapacidad porque
Cs O Cr:
(e) Sobrecapacidad por inversin
de signo
8-23. (1
-
2-26
' a
2zss
y
2-2s6.
E- : 4. ( 105
-
l ) x l gee
y
19*r s.
8-25.
coefi ci ente
exponente
/
( a)
0 l l l l l l 000000
o)
0 0l nl l l m000
( c)
0 000l l l l l l 000
0001 I l
000010
00000r
8- 26. ( a) A<- - A@B
c on B: l 0l l 0l 00
@) A<- A\ / B c on
B: 00100100
o l l l l l l 0l
8-21. A <- A
/y
E.
8- 28. ( a) 8
o)
l
(c)
5, 536
(d) 8,388,607
6- 31.
Qt l
MAR<-
pC
Qctc:
i{BR. <- M,
pC
<_
pC
+ |
Qqt s:
R <- MBR, T <-0
Cap t ul o
9
9-2.
Cuatro lneas de seleccin para
cada uno.
9-4. (a) 64 x 8 RAM
(b)
(c) 8
(d) 8 mul ti pl exores
de 2X 1 cada uno.
i--
i \
9- 7. l c )
9- 8
RESPUESTAS A PROBLEMAS
SELECCI ONADOS
625
r . r ,
j r c
n
=
m00 00C, 1 0010 001I 0100 0l 0l 0l l 0 0l I L
F=0000 00ql B 8+l E E+t l l l l 0000.
I
9- 9.
' a)
, i t
l C l
r d )
(e)
(0
(c)
(h)
F
=A
+ B
F=f
F: F+l
F=A- - l
F: A-
F
=
B + ,4 B ms el complemento de 1 de B
F
=
B + f + | Bmsel compl ement ode2deB
f
=i
+ A
-
t compl emento de I de
(A
+
B) menos uno
complemento de 1 de (A
+
B
)
complemento de 1 de A
compl ement o de 2 de A
complemento de 1 de A menos uno
compl ement o de 1 de A
9-10. X
:
Ai Y
:
s' Bi Ci ,
:
s.
9-l l . : compl emento de 2 de (B
-
A) y el arrastre ocurre si A < B.
9-12. X: A,(s\ + ro); Y
:
B,s' rs' s + Bi sr.
9- 13. X : A ( sl + so) + Ai sp' ; Y, : B, s1+ 8i si s6.
9-16. Let x: s2s\s,y: s2ssi .
X : x' A + Ai Bi * yB, ; Y :
4r o
+ Bi t r y' ; Z,
:
s' 2C, .
9' 17. Lo mi smo que l a Tabl a 9-4 con l as vari abl es de sel ecci n oR v AND i nter-
cambi adas.
9- 18. ( a) E: 1s i F: t odos l
( b) C: l s A. >B
( c ) A>8s i C: l
A <8s i C: 0
A>Bs i C: I o E: l A: 8s i E: I
A<Bs i C: 0 y E: 0 A+As i E: 0
9-24. R5 <- R | + R2 R6 <- crc R6
R5 <- cr c R5 R5 <- R5 + R6
R6 e-- R3 + R4 R5 e- crc R5
9-26. JA
:
M
=
BKi prc + Bi Ktrc;{,*r
:
A; Bi + A;Ki + Bi Ki .
donde K, es el arrastre de entrada y K,+r el arrastre de sal i da.
9-27. JA
:
B' p1 * pn * Bi pn; KA: p' * Bt2 + Bi p1.
9- 28. JA, : KA, : Ei i Ei +t : Ei Ai ; Et
-
pu.
Capi t ul o 10
l 0-4' r]n cero negati vo ocurri r despus del crcul o de ( -A)
+
(
+
B) si A: B. Esto
puede
evi t ar se bor r ando A" si A: 0 cuando A> B.
l 0- 8. JB, :
y3" :
y; JA" : KA" : z; JE
:
LCour ; KE
:
LC[ ur + w.
f 0- 9. DTo: q^To
+ P, T3; DT1
:
Q^Toi DT2: T, +
pl Tr ;
DT3: z2.
l 0- 12. (a)
0 Lo mi smo que l a Tabl a 10-2
I A<- A + E* l . Se
Cn, E* C, * , ,
i r a3
2 A<_A+
B, S<_c - n, E<_Cn+t
3 Si ( E:
1) ent onces ( i r
a 6)
4 Si ( S:
1) ent onces ( i r
a Z)
5 V. 0, i r a0
6 Si ( S :
1) ent onces
( i r
a 5)
7 V* 1, i r a0
l 0-13.
Una mi croi nstrucci n
con 26 ceros.
10- 14. I Rl <_Rl , c <__0
2 Si (S :
1) entonces (i r
a 4)
3 . Rl <- c r c Rl , i r aS
4 Rl <- s hl f i l
5 Rl +- Rl
6 Si ( S:
1) ent onces ( i r
a
g)
7 Rl e- O
-
8 La si gui ente ruti na comi enza aou
10- 19. 2t ( l + k) .
10-20. TGt
:
Q^
+ T[; TG2: T1 *
p,73.
l 0- 21. Compl ement o
de 2 de A.
10- 22. ( r ' -
l ) ( r ,
-
l )
< ( r r ^
-
l ) par a r >-
2.
10-23. JG1
:
q,Ts + S' Z:2 * Ta * T6; KG,
:
1
J G2: q" Ts +
Tt + E' 75:
KG2: ST2+ T3+ T1
JG,
:
57
KG3: ETs + Tj
10- 25 To: - r
:
1, si ( g. :
1) ent onces ( i r a
?1) del ocont r ar i o( i r a
?6)
Tt i P<- 0, i r a I ,
Tt: Si
( :
0) entonces (i r
a ?e
) de l o contrari o (i r
a ?
)
Tz: Pe.
p
* B, A <__ A
_
l , : - aT2
l A- 26. ( b)
JGt : ( x + z) To + T2; KG,
:
1
JG.
:
(y
+ z)76
.r
Ti KG2: T3
Cap t ut o 11
l l - 3. ( a)
CLE ( b) CLE
SPA
SHL
CME sobr ecapaci dad, si
E A6
SHR
626
I
I l - 5 I uga r
I 1- 8.
{ \ D
BU\
I SKI
: BU\ I
3 I NP
RESPUESTAS A PROBLEMAS SELECCI ONADOS 527
(b) l ugar
SKO
BL\ 5
OUT
l os dos nmeros son i gral es pel
5
1
l l - 6 Ocur r e una sobr ecapaci dad si l os si gnos de
ei srgno del resul cado es di f erent e'
l 1- 7.
( b) \ ' al or de A
- -
( 001 l ) 16
:
( 17) r o
a
PC .\,1.4R B A I
022 083 B8F2 A832 0
083 021 5083 A937 5
I I - 9. E A B PC
cLA I 0000 6800 022
cLE 0 A937 6400 022
cMA I 56C8 62W 022
sHR I D49B 6080 022
sNA I A937 6008 023
l l - 10. l l
r s.
I l - l l . ( a) Fqt t 2: ' 4 + A * B, E + ar r ast r e
F q r t 3 E: . 4 e 4 * l
(c) Debe det ect ar el cero posi t i vo y negat i vo
l l -12. ORA Fqst t : B +- M SUB Fqrt f .
Fqst t : A+- Af B Fqt J 2' .
SWP Fq6t ; . BeM
Fq1/ 3:
Fqr c t 2i A+8, BeA BSA
Qot t l
Fqrct 3 M <- B BPA qt rA\ ut r:
l 1-13. (b) I nst rucci n: AND ADD STO I SZ BSB
Ti empo( r s) : 6 6 5 7 5
B<- M, A<- r
A<- A+l
A<. A18
A * PC. PC * B( AD)
PC <- B(AD)
Br-rN REG r/O
444
I l -14. SBA puede hacerse de di f erent es maneras:
(a)
use el procedi mi ent o def i ni do en el Probl erna 9-25;
(b)
cambi e A y B, l uego compl ement e
y sume;
(c)
f orme el compl ement o de 2 en B como en el Probl ema 9-29'
ADM
gt s:
MAR <- B(AD)
Qgla:
B <- M
?stsi
A <-- B, B <- A
Qs t t i
A< - A* B
4sttt
A <- B, B <- A
Qstz:
M <- B, G <- 0
l l - 1 7 . J E: e z * Ca 2 * Ar o 5 * A1 u a u .
KE
:
et + e2 + C' a2 * A\ a5 * A\ 6a6.
f r r
l 2- 8. ACSZV
( a) 381000
\ , @) 900101
\ ( . ) ooool o
( d) 0000r 0
628 APENDI CE
i l - 19. Un t ot al de 12 CI .
Cap t ul o 12
l2-3. La anchura del bus de datos.
l 2-4. 4.096 pal abras, 8.192 bytes.
12-9. (a) 1R <- MIPCI, PC <- PC + |
O)
IR <- MlPCl, PC <- PC + 1
AR(H) <- Ml PCl , PC e PC + | T <- MIFGI
AR(L)<-- M[PC], PC <- PC + 1 A <- A * T
MIAR] <- A
(c) 1R <- MlPCl, PC <- PC + | (d) 1R <* MlPCl, PC <- PC + |
T<- - B A<- A+l
A<- A+T+l
(e) 1R +-- MIPC| PC <- PC + |
Si
( C: 0)
ent onces
( PC
-
PC
r
2, i r a bsqueda)
AR( H) <- M[ PC] , PC + PC + 1
AR(L) <- MPC), PC e PC + |
PC <-. AR
t2-n. 49.
12-12. (b) Rel ati vo: Instrucci n de dos bytes, A <- MIFC + AD8].
IR <- MlPCl, PC e PC + |
AR(L) +- MlPCl, PC <- PC + |
Si AR
(8) :
0 entonces AR
(H
\
*
todos 1
AR<. PC + AR
T <- MIARI
A+- Al T
l2-r3. (a)
00Fn
( b) TI FB; ( c) 7r 25
12- 14. Ci nco ci cl os de memor i a.
12- 18. PC SP Pi l a
(a) 0l 3F 3,{56 5A, 14
a)
67AE 3A' 58 42, 0t , 5A, 14
(c)
0142 3456 5A, 14
(d)
r45A 3A54
12-21. (a) PC, A, B, C, D, E, F, G, regi stro de condi ci n.
(b)
Di ez ci cl os de memori a.
l
t .
r
RESFUESTAS A PROBLEMAS SELECCI ONADOS 629
12- 22. x : I l i : . r
:
I { i + I ol j : R: 10 + 1r + 12+ I 1. .
12- 24. FFm. FF08. FFl 0. FFl 8.
t 2- 25. ( a) l 6
( b) l l , 7
( c ) 4, 4 x 16
t2-26. (a) 8
.
(b)
128 pasti l l as de 16 grupos de 8 pasti l l as
cada uno. Los grupos son sel ec-
cionados con un decodificador de 4 x 16.
12-27. 24 termi nal es.
12-28. 32 pasti l l as
RAM con un decodi fi cador de 5 x 82. ocho pasti l l as RoM con un
decodificador de 3 x 8. use la lnea 13 para 032. Rango de direcciones: 0000
-
OFFF para l a RAM; 1000- 1FFF para l a ROM.
12-29. (a) 8, 4
(c) RAM: 0000-07FF; ROM: 4000-4FFF; interconexin: 8000- 800F
Cap t ul o 13
13. 1. ( a)
1, 05V
(b)
0,82 V
(c)
0,23 V
l3-2. Is
:0,44
mA, Ics
:
2,4 mA
l 3-3. (a) 2,4 mA
ft)
0,82 mA
@)
2,a
+
0,82N
(d)
7,8
(e)
7
r3-5. (b) 3,53
(c) 2,585 mA
(d)
16 mA
(e) 300 O
l3-9. (a) 4,62 mA
(b) 4 mA
l 3- 10. 0. 3 v.
l ' a
In d i ce
Acceso al eat or i o. 306
Acceso di recto de memori a. 56g
Acceso secuenci al , 305
Acumul ador, 380-406
Adi ci n, 6
con si gno compl ement o de 1, 536_3?
con si gno compl ement o
de 2, 3; 16
con sl gno magni t ud, 432- 41
en ser i e, 278- 82
par al el a,
160- 61
Adi ci n deci mal , 345
Agrupar, 351
Al ambr e sensor . 310
Al gebra de Bool e, 36, 4l
de dos val ores, 39
def i ni ci n, 36- 39
postul ados,
42
pri ori dad
<i el operador, 43
propi edades,
40
simplificacin, 46-48
t eor emas, 41- 42
Al gori tmo, 170,423
Al gori tmo di seado, 423
Al macenami ent o bi nar i o, 27
ALU, 373- 77, 382- 83
di seo del , 391- 96
Ampl i f i cador sensor , 310
A\ D, 27
A\ D al ambr ado. 97. 594
A\ D- OR. I NVERTI DA,
98
Ar i t mt i ca bi nar i a, 4
Ar r ast r e, 123
Aastre de entrada, 384
Arastre de sal i da. 382. 387-88
bi t de condi ci n del , 397- 98
Ar r ast r e nal . 13
Arast re posteri or,
164-65
generador
de, 165
Arregl o l gi co programabl e, 195
con l gi ca de control , 429,461-64
programabl e
en el campo, 198
tabl a de programaci n
del , 198-201
ASC III. 21-22.s67
Asi grraci n de estado, 236
Base del nmer o, 5
Base del transi stor, 581
BDC. 17
630
Bifurcacin. 486. 536
a la subutina, 486
condi ci onal , S36
i ncondi ci onal . 486. b36
Bi nari o, 2
Bi pol ar, 58l
BI T, 16
Bit de arrastre, 397-98
Bit de comienzo, 568
Bit de parada,
568
Bit de paridad,
19 r
Bit de signo, 396-9?
Bi t i ndi cador. 996. 564
BJT, 581
Bloqueador, 267
t i po D, 214
t i po SR, 210
Bloqueador con compuerta, 214
Borrado, 2l I
Borrado del Bit, 350
Bus, 323-24
bi di recci onal , 525
para el microprocesador, 522-23
Bus de datos, 522-23
Bus de direccio nes, 522-23
Bus de tres estados,599
Bus di recci onal , 525
Bus I/ O,522-23
Byt e, 528
Cadena de caract eres, 348
Cal cul adora, 3
Cami no de dat os, 373
gatillado
del, 374
Campo, 37
Capacidad de carga, 581
Cpsul a ROM, 554-55
Catacter,2l
Caracter de sincronismo, 567
Caracterstica, 345
Caractestica del diodo. 585
Carga en paralelo, 270,276, 2gl
Cel da bi nari a. 23
Cero negat i vo, 16, 33?
ct,62
Ciclo de bsqueda, 360-492
Ciclo
{e
ejecucin, 361-494
Ci cl o de escri t ura. 303. 531
7
I i
;{
. 1
i
t
l
-_-..--.-.-"..--<_
\l
Ciclo de lectura. 302. 530
Ciclo de memoria. 305. 530
toma del, 571
C ircuito aritmtico. 383
diseo del, 3&{-86, 388-89
Ci cui t o combi naci onal , 120-21
anlisis del. 133-35
ol seno. l zl - I ZZ
Ci rcui t o de conmut aci n, 28
Ci rcui t o di gt al , 584
Ci rcui t o l gi co, 390
diseo del, 390-93
Ci cui t o MSI , i 60- 201
Ci cui t o NAND de mul t i ni vel , 136
Ci r cui t o NOR. 94- 96
anlisis del 146-49
mul t i ni vel . 144-46
Ci rcui t o NOR de mul t i ni vel , 144
C ircuito secuencial. 208. 225
anl i si s, 224-30
asincrnico, 208
con temporiza ci n, 209
-224
diseo del, 240-46
' sincrnico,
208
Circuitos integrados digitales, 62, 579
Circuitos LSI, 160-201
Ci cui t os NAND, 90-94
anl i si s, 141-46
multinivel, 136-40
Cicuitos secuenciales temporizados, 2W' 224
cMos, 62, 579, 608
,
ci rcui t osl gi cos, 609
Codificador de prioridad, 180, 552
Cdigo binario, 16
Cdigo cargado, 18
Cdigo condicional, 396
Cdigo de exceso tres, 17
Cdigo de instruccin, 352
Cdigo de operacin,352, 532
Cdi go de tarjeta, 21
-22
Cdigo gay, 20
Cdigo hexadecimal, 485, 538
Cdigo reflejado, 20
Cdigos, 16-22
Cdigos alfanumricos, 20-21
ASC I I , 22
cdigo de tarjeta, 22
EBCDI C, 22 "
Cdigos binarios, 16-22
alfanumricos, 20-22
deci mal , 17
Cdigos de deteccin de errores, 19
Cdi gos deci mal es, 17-18
Coeficiente, 345
Coi nci denci a, S6
Colector, 582
Comando de retencin, 570
Comparador, 170
Compaador de magnitud, 120, 205
Comparar, 398-404
Complemento, 38-56
de una funcin, 48-49
Complemento de bit, 350
Compl ement os, 11-12
sust racci n con. 12-15
Component es LSI , 518
Comprobar paridad, 153
, \ O CE
6 3 1
Compuerta, 29-30
Compuerta AND, 29
Compuerta de col ector abi erto, 592-96
bus comn de l a, 595
l gi ca al ambrada de l a, 594
Compuerta de poste totmi co, 596
Compuerta de tres estados, 599-600
Compuer t a NAND, 59
smbolos grficos, 90
Compuer t a NOR, 59
smbolos grficos, 90
Compuerta OR,
!9
Compuerta separadora, 58-6 I
Compuerta separadora de bus, 524-25
Compuerta uni versal , 139-144
Compuertas de ci rcui to i ntegrado, 63-64
Compuetas l gi cas, 529-58
Compuertas l gi cas di gi tal es, 58, 59
Comput ador , 2- 3
diseo del, 357
-ffi,
477
-503
Computador anl ogo, 2
Computador di gi tal , 2-3, 478-489
Condi ci ones de no i mporta, 103
Confi guraci n de l as funci ones de Bool e, 45-46
con AND- OR- I NVERT, 95- 101
con NAND, 90- 94
con NOR, 94- 98
con OR- AND- I NVERT, 98- 101
producto de sumas, 86-89
suma de productos, 86
Confi guraci n de dos ni vel es,87, 96-98
Conj unto cerrado, 40
Consol a de computador, 512
Constante de ti empo, 591
Contador, 251
auto comenzante, 254
BDC. 284. 290
bi nari o, 282-287
di seo del , 251-55
Johnson, 297
N. mdul o- 292
rizado.282
si ncr ni co, 286
Contador asi ncrni co, 283
Contado autocomenzante, 254
Contador BDC, 284-290
Contador bi na ri o, 251, 282, 287
con carga en paral el o, 291
Contador creci ente decreci ente. 283. 287
Cont ador de ani l l o, 297
fi nal conmutado, 297
Contador de datos, 538
Contado de N mdul os, 292
Contador de ri zado, 282
Contador del programa, 359
Contador Johnson, 297
Cont ador si ncr ni co, 286
Control conectado o al ambrado. 426
di seo del . 439-458. 503
ej empi o det,431-452
Cont ol condi ci onal , 332
Control del mi croprograma, 426, 430, 441
del comput ador , SCT- 12
del CPU, 468- 71
del oocesador. 447
-49
ej empl o, t41-46
6. 12 t NDt cE
( l r r nt r ol
del Pl , A, 126, 429, 461
ej empl o, 461- 64, 503- 07
Control del procesador, 447
Control ador del contado de ani l l o, 42?
Conver si n bi nar i a a deci mal , 206
Conver si n de base de nmer os, 7- 9
Conver si n ent r e cdi gos, 130- 162
Cor r ecci n BDC, 167
Co r r i e n t e . 5 8 l
( l P ( ' er
Pul sos de r el oj )
CPLi , 372, 528
C r i st al , 527
Cuadr ados adyacent es, 77- 81
Dat os deci mal es, 343
I ) at os no numr i cos. 348
Deci mal codi f i cado n bi nar i o, 18
Decodi f i cador , 171
BDC a deci mal , 174- 75
BDC a si et e segment os, 155
con ent r ada de act i vador a, 178
conf i g' ur aci n, 176
I Jecodi f i cador
r demul t i pl exor , 178
l Jecr ement o, 329
UemUl t l pl eXor , 1/ i
Despl azami ent o ar i t mt i co, 34 1
Despl azami ent o ci r cul ar , 403
Dr agr ama de est ado, 227
Di agr ama de est ado de cont r ol , 437- 39
Di agrama de secuenci a de ti empo, 30,
Di agr ama de Vei t ch, 75- 114
Di agr ama de Venn, 44
Di odo, 584
Di p , 3 1
Di r ecci n, 301
Di r ecci n de bi f ur caci n, 469
Dr r ecci n de memor i a, 301
Di r ecci n de r et or no, 467, 547
Di recci n di recta, 354
-55,
540
l ) i r ecci n ef ect i va, 542
Di ecci onami ent o i ndexado, 543
Di r ecci onami ent o i ndi r ect o, 543
Di r ecci onami ent o r el at i vo, 541
Di sco Fi oppy, 569
Di seo del ci r cui t o, 477
Di seo del si st ema, 477
Di seo l gi co, 477
Di seo i gi co de cont r ol , 423
Di seo l gi co del pr ocesador , 372
Di si paci n de pot enci a, 68, 581
Di s p a r o . 2 l 6
Di spar , , de l os f l i p f l ops, 216
Di sposi t i vo de ent r ada, 3
Di sposi t i vo de sal i da, 3
Dr enaj e. 605
DTL , 5 ; 9
compuer t a bsi ca, 586
compuer t a modi f i cada, 587
I l ual i dad, 4l
EAROM, 188
EBCDI C, 21- 22
E CL , 6 2 , 5 7 9
compuer t a bsi ca de, 600
Ecuaci n de est ado, 228
di seo de, 225
Ecuaci ones de ent r ada, 230
El ect r ni ca, 579
El ement o de i dent i dad, 36
El emento verdadero,/compl emento,
uno,/cero,
385
Emi sor , 581
Enl ace, 562
t r asl er enci a con, 56l l - 64
Ent r ada de car ga, 2?0
Ent r ada di r ect a de puest a a cer o, 223
Ent r ada en ser i e, 273
EPROM, I 88
Equi val enci a, 56- 59
Escr i t ur a, 301
Escr i t ur a de memor i a, 30: t
Estad<, 20fl
Fl st ado de al t a i mpedanci a, 525, 570
Est ado de espr a, 53l
Est ado i nvl i do, 249
Est ado no usado, 246
Est ado pr esent e, 226
Est ado si gui ent e, 226
Exponent e, 346
FA { r cr Sumador compl et o
Fami l i as l ogi cas de CI , 62, 589
car act er st i cas de, 69- 70
ni vel es de vol t ai e. 6b
Fet
Fl anccr negat i vo, 277
- 18
Fl anco posi t i vo,
217- 18
FI i p - f l o p , 2 1 0
ci r cui t o bsi co del , 2l C
ecuaci n car act er st i ca, 214
tabl a caracteri sti ca, 214
t empor i zado, 212
acopl ado di r ect ament e, 210
ent r adas di r ect as del , 223
t i po D, 213
de disparo por flanco,22I
t abl a de exci t aci n, 237- 39
fnci ones de entrada, 230
t i po JK, 214
maest r o escl avo, 218
t i po RS, 212- 13
di sparo del , 216
t i po T, 216
Fl i p- f l op D, 213
di spar o por f l anco, 221
F I ip-fl op disparado por flanco, 221
-23
Fl i p- f l op JK, 2l 4
maest r o escl avo, 218
Fl i p- f l op : naest r o escl avo, 918- 20
Fl i p- f l op RS, 212- 13
Fl i p- f l op T, 216
F lip-fl op tempo rizado, 212
Fl uj ogr ama, 425
Fl uj o magnt i co, 309
For mas canni cas, 49- 54
convei si n ent r e, 53- 54
Fomas no degeneradas, 9?-98
For mas nor mal i zadas, 54- 55
Formato de datos, 483
Formato de i nstrucci n, 353, 483, 532
FPLA, 198
Fuente, 605
424
-
Funci n de Bool e. { ' 19
compl ement o de. 1S' 19
conf i S' ur aci n. 16- 1i
s i mP l i l i , a c l l r l { ; ' l i . ; i
t abl a cl e \ cr d. r d.
- l i
Funci n de cont r ol . 318. 320
1 l i i 1, 1 | .
; 1: 32
Fur . r ci ot . i par . t i i . 1 1
Funci ot r de pl ani met r a, 470
F unci ones de
' nt r ada,
2l l 0
Funci ones de equi val enci a, l ' 18- 5: l
Fu n c i o n e s L SI :
acceso di r ect o de memor i a, 569- 7' 1
ar r egl o I gi co pr ogr amabl e' 195- 98
i n t e r c r n e x i o n d e c o mu l r i c a c i o n e n s e r i e .
;-r6
-68
i nt er conexi i r n de ent r ada l -
sal i da,
59- 60, 569
i nt er conexi n per i l r i ca en par al el o,
62- 6
memor i a de acceso al eat or i o, 300- 312'
55' 1-55
memor i a de sol o l ect ur a, l f l 8- 95. 555- 56
mi cr ocomput ador , 521- 24
mi cr opr ocesador , 526- 30
mi cr opr ocqsador de un gr upo de bi t s,
; ] 77, : 179
r ecept or . t r asmi sor , asi ncr ono, 501
secuer i ci ador del mi cr opr ogr ama, 464- 68
uni da, l
pr ocesador a, 268- 77, 401- 06
uni daC pr ocesador a cent r al , 468- 71,
499- i ; 03, 528- 30
Funci ones MSI :
acumul ador , ' 106- 17
codi f i cador , i 77- 80
codi f i cador de
Pr i or i dad,
180, 552
compar ador de magni t r r d, 170- 71
cont ador , Johnson, 297
cont ador es, 282- 92
decodi f i cador , l Tl - ?2
demul t i pl exor es, 177- 78
gener ador de ar r ast r e post er i or , 164- 65
memor i a de acceso al eat or i o, 300- 312,
554- 55
memor i a de sol o l ect ur a, 188- 95, 554- 55
mul t i pl exor , 181- 83
r egi st r u, 265
- ?o
r egi st r o de despl azami ent o, 399- 401,
272-78
separ ador de bus, 524- 25
smador BDC, 167- 69
sumador bi nar i o, 161- 62
uni dad ar i t mt i ca l gi ca, 392- 93, 393- 94
Gananci a de cor r i ent e DC' 583
Gar ant a de bus, 570
Gene ador de par i dad, 153
Cener ador de r el oj , 478
Habi l i t aci n de i nt er r upci n, 551
Habi l i t aci n de memor i a, 308
Habi l i t ar
( o act i var ) , 177, 182
HTL , 5 0 8
I , , , O AI SLADO,
I ' L, 62, 589
compuerta bsi ca de, 589
I NDTCE 6 3 3
[ - L ( cr - nt . l
i nt er conexi n de. 59( )
I O ai sl ado de, 560- 61
I mp l i c a c i n . 5 6 - 5 7
I mpl ci t o, 3{ . 5. 1t )
hr cr ement o, l l 29
I ndi caci n de cer o.
; l 9t i - 97, 408
I ndi cador , 538
I ndi cador de pi l a, 5. 1i 1- 44
I ndi cador de pol ar i dad, 66
I ndi cador di nmi co, 213
I nl br maci n bi nar i a, 317
I nl or maci n di scr et a, 1
I nhi bi ci n, 56- 57
I nst r ucci n de movi mi ent o, 535
I nst r ucci <i n de omi si n, 1U9, 536
I nst r ucci n de sal t o, 536
I nst r ucci ones de comput ador , 353, 482, 53?
t i pos de. 1135
I nst r ucci ones de ent r ada- sal i da, 484- 488
I nst r ucci ones de r ef er enci a de memor i a,
' 183-84
I nst r ucci ones de r el er eni a de r egi st r os,
483, 48l
I nst r ucci ones de t i po de cont r ol , 535
I nst r ucci ones de t i po oper at i vo, 5l l 5
I nst r ucci ones de t i po t r asf er enci a, 5l l i r
I nt egr aci n a escal a medi ana, 32
I nt egr aci n a gr an escal a, 32
I nt egr aci n en pequea escal a, 32
I nt er conexi n de ent r ada y sal i da, 559- 69
I nt er conexi n en ser i e, 565
I nt er conexi n per i f r i ca, 562
I nt er conexi n per i f r i ca en par al el o, 562
I nt er conexi n pr ogr amabl e, 519, 559
I nt er r upcr n, 549
pr i or i dad de l a, 551
I nt er r upci n vect or , 550
I nver so, 37
I nver sor , 39
Lect ur a, 30l , 326- 27, 526, 530
Lect ur a de memor i a, 304
Lect ur a dest r t ct i va, 303
Lenguj e de r egi st r os, 318
Ley asoci at i va, 36
Ley conmut at i va, 37
Ley di st r i but i va, 37
Li br o de dat os, 201- 02
Li f o, 465
Li t er al , 97
Lgi ca al ambr ada, 594, 604
Lgi ca bi nar i a, 26- 27
def i ni ci n de, 27
Lgi ca combi naci onal , 120
con decodi f i cador es, 176- 77
con MSI y LSI , 159
con mul t i pl exor es, 184- 85
con PLA, 198- 201
con ROM, 190- 93
Lgi ca de di odos y t r ansi st or
( uer DTL)
Lgi ca de emi sor acopl ado
( uer E CL )
Lgi ca de i nyecci n i nt egr ada
( ' e I r L)
Lgi ca de r egi st r os, 316
Lgi ca de r ei st enci a y t r ansi st or
( uer RTL)
Lgi ca de t r ansi st or - t r ansi st or ,
( uer TTL)
Lgi ca de umbr al al t o, 588
- 1'
I
634
!i
&
r+
*,
*
.'
li
I NDI CE
Lgica negativa,64-66
simbolos grficos, 66
Lgica positiva, 64-66
Lgica secuencial, 208
'
configuracin, 270-72
de contol, 426
si st ema di gi t al , 316
LSI , 32
Lleva final de reinicio, 14
M
(uer
Palabr de memoria)
Macrooperacin, 356
Macrooperaciones lgicas, 318-330
Manipulacin algebraica, 47-48
Mant i sa, 345
Mapa de direcciones de memoria, 556
Mapa de Karnaugh, 75
Mar , 302
Margen de rui do, 69, 581
Mscara, 350
MBR, 302
Memoria:
acceso aleatorio, 305
acceso secuenci al , 305
circuito integrado, 306-08
2 puertas, 379
lectura solamente, 188-95
ncl eos magnt i cos, 308-312
pila de, 544
tafin,377
tiempo de acceso, 305
vol t i l , 305
Memoia de circuito integrado, 306-08
Memoi a de cont rol , 430
que se puede escibir, 430
Memoria de dos puertos, 379-80
Memori a de nci eos magnt i cos, 303, 308-312
l l f emori a de sl o l ect ua, 188
con l gi ca combi naci onal , 190-94
en l gi ca de cont rol , 430, 443, 469, 508
t abl a de verdad. 193
tipos de. 194-95
Nf emoi i a dei programa, 520
Memori a t apn. 377
Memori a vol t i l , 30s
Mt odo cl si co, 160
Mt odo de McCl usky-Qui ne, 105
Mt odo del mapa, 75
versi ones al t ernas, 113, 114
Mt odo del t abul ado, 105
Microcomouta dor, 521-24
Mi coi nst i ucci n. 430
campo de.
,1.15
Mi crooperaci i n. 317
ar i t mt i . t a. 327
despl azarpi ent o, 332
lgica, 330
t rasf erenci a ent re regi st ros, 319
Mi crooperaci n ari t mt i ca, 318-329
Mi crooperaci n de despl azami ent o, 318,
332
ari t mt i ca, 341
l gi ca, 352
Macrooperaciones lgicas, 318-330
Mi croprocesacl or, 526
comnni caci n I
i
O, 560-61
Microprocesador (c
ont.)
conexin de memoria, 557-58
instruccioned, S34-39
organizacin del, 528-30
secuenci ami ent o del , 531-34
seales de contol, 526-28
Microprocesador de un grupo de bits, 3?6-79
Microprogram a, 430, 444, 449
Microprograma simblico, 444
Mi nuendo, 6
Modo de empobrecimiento, 605
Modo de enriquecimiento, 605
Modo de registro, 540
Modo i nmedi at o, 540
Modos de dieccionamiento, 539
de pgina ceo, 541
de pgina presente, 541
directo, 540
i mpl i cado, 540
i ndexado, 543
i ndi rect o, 543
inmediato, 540
registro de, 540
registro base, 543
regi st ro i ndi rect o, 549
rel at i vo, 541
MOS. 62. 579
compuerta bsica, 606-08
MOS compl ement ado (uer
CMOS)
MSI , 3 2
Mul t i pl exor, 181
confi guracin con, 184-85
Mul t i pl exor di gi t al , 181
Mul t i pl i caci n, 6, 452
Mul t i pl i caci n bi nari a, 452
Mul t i pl i cador, 6, 453
Mul t i pl i cando, 6, 453
Mul t i procesador, 522, 57 4
MUX (uer
Mul t i pl exor)
NAND. 56- 60- 61
NOR, 56- 60
NOR excl usi vo. 56- 59
Normal i zaci n. 347
NOT, 27
Not as de apl i caci n,
Nmero pol ari zado
Nmeros bi nari os, 4-6
compl ement o de, 1
compl ement o de. 2
conversi n de, 7-9
Nmerol deci mal es. 4
conversi n a bi nari o, 7-9
compl ement o de 9, 12
compl ement o de 10, 1l
Nmeros hexadeci mal es, 5-6
conversi n a bi nari o, 10
Nmeros oct al es, 6
conversi n a bi nari o, 9
conversi n a deci mal , 8-9
Oper aci n, 355
Operaci ones de regi st ro, 498
Operaci ones l gi cas, 55-57
Operador bi nari o, 36
Operador de rempl azo, 320
o R, 5 4
OR. AND- I NVERTI DO. 98
)
t NDt cE
635
OR+ ci us: r ' : . i 64i
conf r g; : ac: r : . . 1. 1r 3
. . 1: . c: one- { . ^+i - i :
Or ga: r l z: c: on ci e memor l a. 54
Or ganl zac: on del bus. 3i +
Or gan: zac : o: , dei cont r ol , 426- 31
Or ganr zac: on del pr ocesador , B?3
Pgi na cer o, 5. l l
.
Pgr na pr esent e, 541
Pal abr a. 188, 300
Pal abr a de cont r ol , 401. 430
Pal ab a de memor i a. Si F
Pal abr a l gi ca, 352'
l gi ca negati va, 64-66
l gi ca posi t i va,
64- 66
Pan!_al l a de si ete segmentos, 155
Par Dar l i nst on. Sgf
Par de regi stros.
529
Past i l l a. 3l
Pasti l l a de hi l era dobl e.
g1
Pasti l l a de mi crocomputador,
5l g
l ' ast l l l a pl ana,
31
Past i l l a RAM, Sb4- 55
Pi l a. 465. 544
Pi l a de memor i a. 544
Pi l a de r egi st r o. 46b
Pi l a i nser i ada
, 467. 549- 46
PLA, 195
Pol ar i dad
l ei ca. 65
Poner a cer o. ' 52?
Poner a uno el bi t P. 34g
Post ul ado. 36
Post ul ados
de Hunt i ngt on, 3g
. l ' r est ar . 127
Pr i mer s i mpl i cados,
105
esenci al es.
l l 2
Pr i or i dad
del oper ador . 43
P ocesador
de dat os, 424
Pr oduct o de sumas. bS- 86
Pr oduct o
de t r mi nos
mxi mo\ , b3
Pr oduct o nor mal i zado.
50
Pr oduct o vel oci dad pot enci a,
591
P om. 194
F*ll;r8:#
arrastre, 162
Puest a a cer o, 210
Pul sos de r el oi , 20g
Punt o f i i o. 334
Punto fl tante,
34b
nor mal i zado,
347
Punt o r adi cal , 334
Radi cal .
b
Ra z base, 5
Ral u, 376
Ra m. 5 1 9
Ram de CI , 306. 5bs
Reconoci mi ent o
de i nl er r upci n.
527, 550_51
r eouccl on
oe est ado. 231
Regi n act i va, 582
Regi n de sat u aci n.
5g3
Regi st r o, 23- 24, 266
^ . con
car ga en par al el o,
267
Kegr st r o acumul ador .
380- 490
di seo del , 406- 17
Regi st r o base. 543
Regi stro base (conf.
)
di ecci onami ent o
del , 548 r
Regi stro canal i zador. 4?0
Regi stro
de al macenami ento,
300
Regi st r o de condi ci n.
396
Regi stro de desp^l a-zami ento (s h i ft er r, 374
-7
orseno del . 3gg
Regi st r ode
despl azami ent o ( shi f t er
r egi st er ) ,
272
bi di ecci onal ,
2?6- 7g
^ . con
car ga en par al el o, 276_7g
Hegi st r o de di r ecci n.
B0l
Regi stro de di recci n
de control , 442
Regi stro de di recci ones de memri a,
g0.
g0
( egl st r o
de i nst r ucci n,
359, 491
egl sto cl e memori a,
800, 925
Regi stro de sal i da,
.f{i t -g2
Regi st r o i ndi ce. b42
Regi stro i ndi recto,
bg8. bSg
Regi st r o secuenci ador . ' 427
-- .ej empl o
de control , 452_60
Kegl stro separador de memori a. 903, 4g0
Kegstro acumul ador,
380, 480
di seo del . 406-17
Regi stros de entada, 481-g2
Regr eso de l a subr ut i na, 546- 49
Rel oi . 526
Rel oj ' maestro,
2Og. 478
Repr esent aci n
de si
gno
Requi s
i ci n de. i nt ' er r upci n.
522- bSO
equt sl cl on del bus. 570
Resi st enci a.
581
Ret ar do. de
pr opagaci n, 68, 5gl
Kever sl on de hl st r esl s. 309
Rom programabl e,
1g4
Rom
( uer
Memor i a de sl o l ect ur a)
RTL, 579
compuerta
bsi ca de, 5g5
Sac. ar de I a pi l a, 468. 544- 46
Sal l da en ser i e, 273
Secuenci a de t i empo. 2gb
Secuenci a
de t i empo y cont r ol , 489- g0
secuencl ado . 466
Secuenci ador
del mi cr opr ogr ama.
464
Segul ct or de emi sor . 600
Sel ecci n de memor i a, 306
Sel ecci on
de
past i l l a.
554
Sel ect or de dt os, 18i
l emi conduct or
de xi do de met al ( uer
MO S )
Seal bi nar i a, 28- 29
Seal de al t o ni vel . 63. 580
Seal de baj o ni vel , 63, 580
Seal de l i st o, 531
Seal es
de t i empo. 296. 49I
Separ ador de bus. 524- 25
Si gno compl ement o
de 1. 335
Si gno compl ement o
de 2. 33b
Si gno compl ement o
de
g,
331
Si gno compl ement o
de 1, 344
Si gno magni t ud, 432- 41. 33b
Si st ema di gi t al . l - 2
Sobr ecapaci dad,
339
bi t de condi ci n. 396- 97
Sondeo. 552
S S I , 3 2
Subr ut i na
de l l amado. b46- 4g
j
i''
1l
I'
636 I NDI CE
Suma aritmtica, 335-3E
Suma binaria, 336
Suma de productos, 55-86
Suma de trminos mnimos, 51
Suma en sei e. ' 278
Suma normalizada, S0
Sumador,
BDC, 167
binario, 160
complemento de 2, 340
completo, 125-27
decimal, 166
en serie.279
medio, 123-24
paralelo.
161
signo magnitud,432-41
Sumador BDC, 167-69
Sumador binario. 161
Sumador'compleo;126
Sumador decimal, 166
Sumador medio, 123
Sumador paralelo, 160-61
con arrastre posteior, 1&5-66
Sumador sustractor, 388-90, 432-41
Sumando, 6
Sustaccin,6, 387
con sigrro complemento de 2,
con signo magnitud,
Sustractor, l2?
completo, 128
medio, 128
Sustractor completo, 128
Sustactol medio, 128
Sustraendo, 6
Tabl a de est ado. 226
Tabla de estado de control, 499-461
' f abl a
de exci t aci n, 237-39
' Iabla
de verdad, 27
-28-43
Tabl a
del programa
del PLA, 198-2
f aDl ero de cl rcul t os rmpresos, 524
I el er mpr eso a. 481
TeletiDo. 568
Tmrema de De Morgan . 42-45-49
Trmi no del
product o.
i 96
Tr mi no mi i mo, 50
'
Tr mi no m ni mo, 50
Ti empo de acceso, 305
Tiempo de bit, 276
Ti po de ci rcui t o i nregrado:
10102 64
1010; 64
2901 379
2910 464
4002 64
4002 64
4022 299
7400 64
7404 64
7442 176
74i5 267
7485 r7l
74185 205
7487 418
7490 284
74138 174
; . 1148 180
Tipo de circuito integrado (cont.):'
74157 r82
74161 nr
74175 267
74182 165
74194 276
745281 501
74283 161
8080,/95 528
8X02 464
82583 169
825100 196
9408 4U
Toma de ci cl o, 5?0
Trasferencia, 56-57
Trasf erenci a de bus, 392
Trasf erenci a de memori a, 325
Trasf erenci a DMA, 559, 5?1-74
Trasferencia en paralelo, 26?-68
Trasferencia en ierie, 273
Trasferencia entre registros, 24-26,. B1g
Trasferencia I,/O directa, 563
Trasf brmaci n de cdi go, ' 469, 5 I I
Transi st o, 581
car act er i st i cas, 53l
cicuito del, 582-85
Transistor de
juntura,
581
Transistor M O S, 605-607
Transistor Schottky, 598
Tasmisin asincrnica, 567-68
Trasmi si n si ncrni ca, 566
Tri estado, 599
"t TL, 62, 579,
591
colector abierto, 592
Schottky, 70, 597
serie1400, 63
normal i zada, 70, 591
tres estados, 599
poste totmico, 600
TTL Schot t ky, 70, 592, 598
UART, 5O2
Un flip-flop por estad,o,427-29
ej empl o, 439-41
Uni dad ai t mt i ca l gi ca, (uer ALU)
Uni dad de cont rol , 503-512
l l ni dad de memori a, 300-306
ej empl os, 306-312
Uni dad mul t i pl i cadora, 452-460
Uni dad procesadora,
401
cont rol de, 447
Uni dad procesadora
cent ral , 37 2, 528
Uni pol ar , 581
Vari dbl e bi nari a, 2T
Vari abl e de Bool e, 38
Vari abl e de t i empo, 358
VL SI , 3 2
Vol t aj e, 582
\ ol t aj e
umbral , 605
XOI t
( r ' er
OR- Excl usi vo)
Ir
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