PUCRS Faculdade de Engenharia Eltrica Departamento de Engenharia Eltrica

Eletrnica Digital
Cap. IV
por F.C.C. De Castro
1
Captulo IV - Famlias Lgicas
1 Introduo
Nos captulos anteriores estudamos circuitos digitais sob o ponto de vista das
funes lgicas por eles implementadas. Neste captulo estudaremos circuitos
digitais no contexto de suas caractersticas eltricas de operao. Duas
principais famlias de circuitos integrados emergem neste contexto: A famlia
TTL (Transistor-Transistor Logic) e a famlia CMOS (Complemetary Metal-Oxid
Semiconductor). As famlias TTL e CMOS no esgotam o universo de famlias
lgicas, mas, seguramente so as mais utilizadas. Como um exemplo das
demais famlias lgicas existentes citamos a famlia ECL (Emitter-Coupled
Logic), caracterizada pela capacidade de operar em altas freqncias (2.8 GHz
para a srie E-Lite da famlia ECL).
2 Caractersticas e Parmetros Operacionais Bsicos
Esta seo apresenta resumidamente as principais caractersticas e
parmetros das famlias TTL e CMOS, sob o enfoque da implementao
prtica de funes lgicas atravs de circuitos integrados (CIs) digitais.
2.1 Tenso de Alimentao
A tenso nominal de alimentao de um CI TTL
V V 5 + =
CC
.
A tenso nominal de alimentao de um CI CMOS bem mais flexvel que a
de um CI TTL. Um CI CMOS opera com tenses de alimentao de at
V V 10 + =
CC
, mas usual uma tenso de alimentao de V 5 + para que haja
compatibilidade com circuitos digitais que utilizem CIs TTL.
Para a categoria de CIs CMOS conhecida como Low-Voltage CMOS, a
tenso nominal de alimentao
V V 3 3 + = .
CC
.
Figura 1: Pinos de conexo de alimentao em um CI.
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2.2 Nveis Lgicos para CIs CMOS
Figura 2: Nveis de tenso para operao correta de um CI CMOS.
I
V
refere-se a tenses de entrada e
O
V
a tenses de sada. A faixa de tenso
unallowed (no permitido) significa que o fabricante do CI no garante o
funcionamento correto do CI para tenses nesta faixa.
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2.3 Nveis Lgicos para CIs TTL
Figura 3: Nveis de tenso para operao correta de um CI TTL.
I
V refere-se a
tenses de entrada e
O
V
a tenses de sada. A faixa de tenso unallowed
(no permitido) significa que o fabricante do CI no garante o funcionamento
correto do CI para tenses nesta faixa.
2.4 Imunidade a Rudo
Em ambientes industriais usual um alto nvel de rudo eletromagntico. A
Figura 4 ilustra o efeito do rudo na operao de uma porta lgica.
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Figura 4: Efeito do rudo na entrada de uma porta lgica sobre a sua operao.
desejvel que um CI tenha uma alta imunidade ao rudo eletromagntico.
2.5 Margem de Rudo
Uma medida da imunidade a rudo de uma famlia lgica a denominada
Margem de Rudo, definida pelos parmetros
NH
V
e
NL
V
, dados por
( ) ( ) min IH min OH NH
V V V =
(1)
( ) ( ) max OL max IL NL
V V V =
(2)
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Figura 5: (a) Margem de rudo
NH
V
. (b) Margem de rudo
NL
V
.
2.6 Consumo de Potncia
Figura 6: Os dois valores possveis de consumo de corrente para uma porta
lgica: (a)
CCH
I
e (b)
CCL
I
.
A corrente mdia de consumo dada por
2
CCL CCH
CC
I I
I
+
=
(3)
E, portanto, a potncia mdia consumida da fonte de alimentao dada por
CC CC
I V P
D
=
(4)
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CIs TTL tm seu consumo independente da freqncia de operao,
enquanto CIs CMOS tm seu consumo variando aproximadamente de modo
linear com a freqncia de operao:
Figura 7: Curva potncia consumida freqncia de operao para as
famlias TTL e CMOS.
2.7 Tempo de Propagao
Sempre que um trem de pulsos se propaga atravs de uma porta lgica ele
experimenta um atraso no tempo (time delay) :
Figura 8: Ilustrao do mecanismo denominado propagation delay.
Existem dois atrasos (delays) de propagao bsicos em uma porta lgica:

PHL
t : O intervalo de tempo transcorrido entre um instante especificado no
pulso de entrada da porta e o instante correspondente no pulso de sada,
para a situao em que a sada da porta est efetuando a transio do
estado HIGH para o estado LOW.

PLH
t : O intervalo de tempo transcorrido entre um instante especificado no
pulso de entrada da porta e o instante correspondente no pulso de sada,
para a situao em que a sada da porta est efetuando a transio do
estado LOW para o estado HIGH.
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Figura 9: Definio dos propagation delay times ,
PHL
t e
PLH
t , em uma porta
lgica. Input significa entrada e output significa sada. Em geral os
instantes de referncia localizam-se a 50% do tempo de durao das bordas
dos pulsos.
2.8 Fan-Out
Existe um limite mximo de entradas de portas lgicas que podem ser
conectadas simultaneamente sada de uma porta lgica. Este limite mximo
denominado de fan-out.
Figura 10: Porta NAND acionando 3 portas OR com entradas invertidas. Cada
uma das 3 portas OR consome uma parcela da corrente de sada da porta
NAND. Portanto, haver um limite mximo de portas que podero ser
acionadas, sob pena de danificar a porta acionadora (driving gate) por excesso
de corrente.
Por exemplo, o fan-out tpico de uma porta TTL padro 10, para uma porta
Low-Power Schottky (LS) o fan-out 20.
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Uma porta CMOS possui um fan-out bem maior que uma porta TTL, mas
deve-se manter em mente que o fan-out da famlia CMOS dependente da
freqncia de operao devido ao inerente efeito capacitivo nas entradas das
portas CMOS:
Figura 11: Carga capacitiva apresentada porta acionadora para CIs da
famlia CMOS. (a) Carga do capacitor. (b) Descarga do capacitor. Quanto maior
a freqncia de operao mais ciclos carga-descarga do capacitor ocorrem por
unidade de tempo, e, portanto, maior o valor RMS da corrente na sada da
porta acionadora.
CIs TTL no apresentam efeito capacitivo nas entradas de suas portas, de
modo que a carga de uma porta TTL puramente resistiva:
Figura 12: Carga resistiva apresentada porta acionadora para CIs da famlia
TTL. (a) Fornecimento de corrente carga. (b) Absoro de corrente da carga.
Embora o fan-out da famlia TTL seja independente da freqncia, ocorre
problema de reduo da margem de rudo quando temos muitas portas
conectadas em paralelo como carga e a porta acionadora encontra-se com sua
sada em estado HIGH:
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Figura 13: A corrente I fornecida pela porta acionadora aumenta medida
que aumentamos o nmero de portas utilizadas como carga. A medida que
corrente I aumenta, aumenta a queda hmica de tenso interna na porta
acionadora. Isto faz com que
OH
V
eventualmente caia abaixo de
( ) min OH
V
,
reduzindo a margem de rudo
NH
V
(ver Figura 5).
Para um CI TTL o fator limitante do fan-out a absoro de corrente das
portas utilizadas como carga, situao que ocorre quando a porta acionadora
encontra-se com sua sada em estado LOW:
Figura 14: Absoro de corrente das portas utilizadas como carga quando a
porta acionadora encontra-se com sua sada em estado LOW.
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3 Portas da Famlia CMOS
O elemento bsico de uma porta CMOS o transistor MOSFET (Metal-Oxid
Semiconductor Field Effect Transistor):
Figura 15: Smbolo grfico dos dois tipos de transistores MOSFET: canal N e
canal P. Operao como uma chave (switch) LIGA-DESLIGA (ON-OFF).
Figura 16: Smbolo grfico simplificado de um MOSFET, tendo sido abstrada
a polaridade do canal. Nesta representao assumido que a polaridade do
canal identificada pelo contexto do circuito do qual o MOSFET faz parte.
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Figura 17: Circuito interno tpico de uma porta NOT da famlia CMOS.
Figura 18: Operao de uma porta NOT da famlia CMOS.
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Figura 19: Operao de uma porta NAND da famlia CMOS.
Figura 20: Operao de uma porta NOR da famlia CMOS.
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3.1 Portas Dreno-Aberto (open-drain)
Quando um CI CMOS designado como open drain isto significa que suas
portas internas vem de fbrica com o terminal de dreno de seu transistor de
sada desconectado. A conexo do transistor de sada
CC
V
deve ser feita
atravs de um resistor externo denominado resistor pull-up:
Figura 21: Porta open drain da famlia CMOS.
3.2 Portas Tristate
Uma porta tristate possui um terceiro estado em sua sada alm dos estados
H e L. Quando este terceiro estado acionado, ocorre uma total desconexo
entre o pino de sada da porta e o seu circuito interno. Por este motivo, este
terceiro estado denominado HIGH-Z (alta impedncia).
Todas as famlias lgicas possuem portas lgicas na verso tristate , alm
da verso convencional.
Portas tristate so teis, por exemplo, quando vrios perifricos, cada um
com seu endereo prprio, compartilham o mesmo barramento de dados de
um controlador que utiliza um microprocessador. O microprocessador troca
dados com um perifrico X acionando o perifrico X atravs de seu endereo.
Os demais perifricos no devem influenciar na operao, e, como
compartilham o mesmo barramento, suas portas de sada devem permanecer
em HIGH-Z enquanto o microprocessador troca dados com o perifrico X.
Figura 22: Smbolo e operao de uma porta NOT tristate.
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Figura 23: Circuito interno tpico de uma porta NOT tristate da famlia CMOS.
3.3 Precaues no uso de CI s CMOS
Todas os dispositivos CMOS so sujeitos a serem danificados por
eletricidade esttica. Em funo disto recomendado que:
Todos os CIs CMOS devem envolvidos em espuma plstica condutora
para efeito de transporte. Quando removidos da espuma protetora, os
pinos do CI no devem ser tocados.
Os CIs devem ser depositados com os pinos para baixo sobre um
superfcie metlica aterrada, quando removidos da espuma protetora. No
deposite CIs CMOS sobre qualquer material plstico devido s cargas
eltricas estticas que inevitavelmente so geradas por este material.
Todas as ferramentas, equipamentos de teste e bancadas de metal devem
ser aterradas. Quando o ambiente de trabalho tal que o ar atmosfrico
muito seco, somente deve-se manusear os CIs CMOS com uma pulseira
presa ao pulso ou antebrao, pulseira que deve ser conectada terra
atravs de um resistor de aproximadamente K! 100 . O resistor evita
choque maior caso a pessoa toque em uma fonte de tenso e, ao mesmo
tempo, decarrega as cargas eltricas acumuladas durante o manuseio.
Os CIs devem ser inseridos em seus soquetes somente quando a tenso
de alimentao estiver desligada.
Todas os terminais de entrada que no forem utilizados devem ser
conectados
CC
V
ou terra. Se deixados abertos sero influenciados por
cargas eltricas estticas na vizinhana, o que provocar o funcionamento
errtico do circuito:
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Figura 24: Conexo de entradas no
utilizadas em um CI da famlia CMOS.
4 Portas da Famlia TTL
O elemento bsico
de uma porta TTL o
transistor bipolar NPN:
Figura 25: Smbolo grfico
de um transistor bipolar
NPN.
Figura 26: Operao de
um transitor bipolar NPN
como uma chave (switch)
LIGA-DESLIGA
(ON-OFF).
Figura 27: Circuito interno
tpico de uma porta NOT da
famlia TTL. A maneira como
os transistores Q
4
e Q
3
interligam-se entre si
(encontram-se empilhados
como em um totem indgena)
d a este circuito de sada o
nome de totem pole (mastro
de totem).
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Figura 28: Operao de uma porta NOT da famlia TTL.
Figura 29: Operao de uma porta NAND da famlia TTL.
Figura 30: Diodos internos de um transistor bipolar NPN com mltiplos
terminais emissor.
Observe com o auxlio da Figura 30, que o circuito da Figura 29
implementa a tabela-verdade:
A B
AB Y =
L L H
L H H
H L H
H H L
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4.1 Portas Coletor-Aberto (open-collector)
Quando um CI TTL designado como open collector isto significa que suas
portas internas vem de fbrica com o terminal de coletor de seu transistor de
sada desconectado. A situao idntica de uma porta open drain da
famlia CMOS. A conexo do transistor de sada
CC
V
feita atravs de um
resistor pull-up:
Figura 31: Porta NOT open collector da famlia TTL.
Figura 32: Um losango com um trao inferior desenhado no interior do smbolo
de uma porta TTL indica que a porta open collector .
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4.2 Portas Tristate
Conforme j vimos uma porta tristate possui um terceiro estado em sua
sada denominado HIGH-Z (alta impedncia). Quando este terceiro estado
acionado, ocorre uma total desconexo entre o pino de sada da porta e o seu
circuito interno:
Figura 33: Circuito interno tpico de uma porta NOT tristate da famlia TTL.
Quando L Enable = , Q
2
OFF e o circuito de sada opera como um totem
pole usual formado pelos transistores Q
4
e Q
5
. Quando H Enable = ,Q
2
ON.
Nesta situao, o segundo emissor de Q
1
est com um nvel de tenso L,
fazendo com que Q
3
OFF e Q
5
OFF. Ainda, nesta mesma situao, o diodo
D1 est diretamente polarizado, fazendo com que Q
4
OFF. Estando ambos
Q
4
e Q
5
em estado OFF, a porta est em estado HIGH-Z.
Figura 34: Circuito equivalente quando a porta est em estado HIGH-Z.
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4.3 Corrente de Entrada
Figura 35: (a) Quando a sada da porta acionadora est em estado H ela
fornece uma corrente
IH
I entrada da porta conectada como carga. (b)
Quando a sada da porta acionadora est em estado L ela absorve uma
corrente
IL
I da entrada da porta conectada como carga. Nota:
IL
I no
mximo 1.6 mA para uma porta TTL padro, valor que usualmente indicado
em manuais como um valor negativo porque uma corrente que sai do
terminal de entrada da porta conectada como carga.
4.4 Operao Wired-AND
A operao Wired-AND constitui uma forma de baixo custo de
implementarmos o AND lgico entre um grande nmero de variveis, sem
necessariamente termos que utilizar um grande nmero de portas AND.
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A operao AND fica implcita pela ligao em paralelo da sada de portas
open collector :
Figura 36: Operao Wired-AND D C B A X = implementada com 4 portas
NOT open collector.
Figura 37: Funcionamento dos circuitos internos da operao Wired-AND
mostrada na Figura 36. (a) Quando um ou mais de um transistor de sada est
ON, a sada L. (a) Quando todos os transistores de sada esto OFF, a sada
H.
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Figura 38: Operao Wired-AND ABCDEFGH X = implementada com 4
portas AND open collector.
Figura 39: A tentativa de implementar a operao Wired-AND com portas
padro ao invs de portas open collector resulta em uma altssima corrente I
de curto circuito entre portas cujas sadas estejam em estados distintos, fato
que inevitavelmente destruir as portas.
4.5 Acionamento de Cargas Externas
A mxima corrente de sada de uma porta TTL ocorre quando a sada est
em estado LOW (portanto est absorvendo corrente) e
mA
(max) OL
16 = I
para uma porta TTL padro e
mA
(max) OL
8 = I
para uma porta LS.
necessrio, portanto, o uso de drivers open collector ou outros dispositivos
que aumentem a capacidade de corrente quando deseja-se acionar cargas que
demandem correntes maiores:
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Figura 40: (a) Acionamento de um LED e (b) de uma lmpada piloto.
4.6 Conexo de Entradas no Utilizadas
Figura 41: (a) Conexo de entradas no utilizadas com a entrada em uso. Este
mtodo implica em aumentar a corrente de carga da porta acionadora. (b)
Conexo a
CC
V
atravs de um resistor de K! 1 para entradas de portas AND
e NAND e conexo terra para entradas de portas OR e NOR. (c) Conexo
atravs de uma porta no utilizada.
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5 Interface entre TTL e CMOS
Figura 42: Porta acionadora TTL e carga CMOS. O resistor de K! .3 3
minimiza a incompatibilidade gerada por V .
(min) OH
4 2 = V na sada de uma porta
TTL e o V .
(min) IH
5 3 = V necessrio na entrada de uma porta CMOS. Ver Figura
43. Para reduzir ao mximo o tempo de comutao da porta CMOS (funo do
processo de carga-descarga do capacitor em sua entrada) o resistor pode ser
reduzido at 330 .
Figura 43: Tenses de sada TTL comparadas com as tenses de entrada
CMOS.
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Figura 44: Devido a baixa capacidade de corrente de CIs CMOS, a maneira
mais segura de acionar uma ou mais portas TTL atravs de uma porta CMOS
utilizar um buffer CMOS, como o 74C902 , o CD4049A (porta NOT bufferizada),
o CD4050A, etc. Um buffer um CI que projetado com uma capacidade de
corrente de sada maior que os CIs padro.
6 Comparao de Perf ormance entre Famlias Lgicas
Figura 45: Comparao entre sub-famlias das famlias TTL e CMOS. A famlia
BiCMOS uma famlia hbrida que utiliza lgica CMOS com transistores de
sada na configurao totem pole da familia TTL. A legenda para as sub-
famlias : F-fast, LS-Low Power Schottky, ALS-Advanced Low Power Schottky,
ABT-Advanced BiCMOS, HC-High Speed CMOS, AC-Advanced CMOS,
AHC-Advanced High Speed CMOS, LV-Low Voltage, LVC- Low Voltage
CMOS, ALVC- Advanced Low Voltage CMOS.
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Figura 46: Comparao entre famlias TTL e ECL.
7 Data Sheets
Figura 47: Data Sheet parcial para o TTL 75LS00.
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Figura 48: Data Sheet parcial para o CMOS 74HC00A.