PRACTICAS DE ELECTRNICA DIGITAL:

LABORATORIO DE ELECTRNICA 2.4 ALTABIX

PRCTICA 2:

(CIRCUITOS COMBINACIONALES)



DISEO Y MONTAJE DEL
CIRCUITO DE UNA PEQUEA
CENTRALITA DE COMUNICACIN










Electrnica Digital (3. GIEAI)
E s c u e l a P o l i t c n i c a S u p e r i o r d e E l c h e

G R A D O E N I N G E N I E R A E L E C T R N I C A Y
A U T O M T I C A I N D U S T R I A L

A R E A D E T E C N O L O G A E L E C T R N I C A
Ingeniera de
Telecomunicacin
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 2

Sumario

1. Objetivos y especificaciones
2. Material necesario
3. Estudios previos
3.1 Peticin de lnea
3.2 Visualizacin del nodo origen
3.3 Seleccin del nodo destino
3.4 Establecimiento de la lnea con el nodo destino
3.5 Visualizacin del nodo destino
3.6 Planos de montaje
4. Metodologa y plan de trabajo


1. OBJETIVOS Y ESPECIFICACIONES
Se pretende que el alumno aprenda a disear y a realizar circuitos combinacionales
sencillos usando circuitos integrados combinacionales de uso comn en electrnica
digital. En particular, deber aprender a trabajar con multiplexores, demultiplexores, y
decodificadores. Ser necesario trabajar en equipo (pareja) por lo que se espera que cada
alumno contribuya activamente al trabajo global del equipo.

Especficamente, se desea disear y realizar el montaje de una pequea centralita
que controle la comunicacin, de voz o datos, entre 3 nodos ubicados en el interior del
edificio de oficinas de una agencia de publicidad que, ordenados de mayor a menor
prioridad, son:

NODO 1: Departamento de Cuentas ()
NODO 2: Departamento Creativo ()
NODO 3: Departamento Financiero ()

Cada uno de estos nodos podr solicitar la lnea de comunicacin mediante un
interruptor (COMM), como se ilustra de la figura 1, y el circuito deber gestionar esta
peticin de forma que, en el caso en que dos o ms nodos soliciten la lnea a la vez, la
lnea deber ser asignada al nodo solicitante de mayor prioridad. De esta manera, dos
nodos no podrn tener el uso de la lnea a la vez. El circuito visualizar en un display de
7 segmentos (display A) el n del nodo al que le ha sido concedida la lnea. Si no hay
nadie haciendo uso de la lnea, el display mostrar iluminado el n 1 y el punto decimal.

En el momento en el que se haya concedido la lnea de comunicacin, el usuario de
este nodo deber seleccionar el nodo destino con el cual desea comunicar,
visualizndose ste en otro display de 7 segmentos (display B). La conexin de un nodo
con l mismo se interpretar como que se ha realizado una conexin con el exterior ().
Si el usuario seleccionase con sus conmutadores ms de un nodo destino, el sistema
quedar inutilizable, debiendo producir un error, que se deber indicar iluminando el
punto decimal del display B.

Una vez que los displays visualicen qu nodo tiene concedida la lnea y con quin
desea comunicar, la lnea est lista para ser usada, segn las necesidades de los usuarios
de los nodos de comunicacin.
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 3



Figura 1: Ilustracin de la interfaz frontal de la aplicacin: 3 nodos con 4 interruptores cada uno y dos
displays de 7 segmentos.


2. MATERIAL
2 placas de insercin y 2 regletas de alimentacin.
Hilo de cableado para placa de insercin.
2 CIs 74HC153 (Cada CI contiene 2 multiplexores 4:1)
1 CI 74HC155 (Contiene 2 demultiplexores 1:4)
1 CI 74HC4511 (Decodificador BCD a display de 7 segmentos)
Varios CIs MOS: 74HC00 (Cuatro puertas NAND de 2 entradas en cada CI)
Varios CIs MOS: 74HC02 (Cuatro puertas NOR de 2 entradas en cada CI)
2 Displays de 7 segmentos TDSR 5160 (Ctodo Comn)
Diodos LED de colores (5 mm, W)
Conmutadores para placa de insercin.
Resistencias del 5% tolerancia y W.
Instrumentos electrnicos: Fuente de alimentacin, multmetro digital, osciloscopio,
generadr de funciones y cables auxiliares para conexin con los instrumentos
(banana-cocodrilo, bnc-cocodrilo, sonda de osciloscopio).

Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 4

3. ESTUDIOS PREVIOS

En la figura 2 se muestra un esquema del circuito general. El diseo de los circuitos
CKT_1, CKT_2 y CKT_3 ser parte del estudio previo que ha de realizarse antes de la
sesin de laboratorio.




Figura 2: Esquema general del circuito.
M
U
X
_
1
7
4
H
C
1
5
3
1
0
1
1
1
2
1
3 6543
1
42
79
1
I
0
I
1
I
2
I
3
S
0
#
a
S
1
Y
E
I
0
I
1
I
2
I
3
S
0
#
b
S
1
Y
E
1
5
8
V
C
C
g
n
d
S
0
S
1
L
I
N
E

R
E
Q
U
E
S
T
D
I
S
P
L
A
Y

A
abcdefgd
p
M
U
X
_
2
7
4
H
C
1
5
3
1
0
1
1
1
2
1
3 6543
1
42
79
1
I
0
I
1
I
2
I
3
S
0
#
c
S
1
Y
E
I
0
I
1
I
2
I
3
S
0
#
d
S
1
Y
E
1
5
8
V
C
C
g
n
d
N
1
L
I
N
E
T
X
_
N
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d
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1
T
X
_
N
o
d
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2
T
X
_
N
o
d
e
3
P
2
P
1
P
0
W
0
X
0
Z
0
7
4
H
C
1
5
5
d
M
U
X
1
6
3
1
3
7654
1
2
Y
0
Y
1
Y
2
Y
3
B
#
a
A
C
G
91
0
1
1
1
2
1
5
Y
0
Y
1
Y
2
Y
3
B
#
b
A
C
G
1
4
8
V
C
C
g
n
d
R
X
_
N
o
d
e
1
R
X
_
N
o
d
e
2
R
X
_
N
o
d
e
3
+
5
V
N
2
N
0
D
E
C
O
D
E
R
B
C
D
-
7
s
e
g
4
5
1
1
abcde
f
g
1
3
1
2
1
1
1
0
91
5
1
4
+
5
V
34
5
L
T
B
I
D
0
D
1
D
2
D
3
7126
L
E
8
1
6
V
C
C
g
n
d
n
G
d
p
W
1
X
1
Z
1
W
2
X
2
Z
2
n
E
n
E
1
6 +
5
V
1
6 +
5
V
n
E
C
K
T
_
2
C
K
T
_
1
C
K
T
_
3
P
0
,

P
1
,

P
2
,

S
0
,

S
1
,

n
E
a
n
d

i
n
t
e
r
m
e
d
i
a
t
e
s
i
g
n
a
l
s
N
1
N
2
N
0
2
N
1
N
2
N
1
N
0
N
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 5

3.1 PETICIN DE LNEA
Llamaremos a la seal generada por los interruptores de peticin de lnea segn:

P
2
=COMM del nodo 1; P
1
=COMM del nodo 2; P
0
=COMM del nodo 3

La asignacin de lnea ser realizada por el multiplexor #a (uno de los 2 multiplexores
del integrado 74HC153 MUX_1), a cuyos canales de entrada de datos I
0
, I
1
e I
2
se hallan
conectados la lnea de datos de los nodos 3, 2 y 1, respectivamente, como se muestra en
el esquema de la figura 3. Antes de proseguir se recomienda realizar un estudio del
funcionamiento del multiplexor.

ESTUDIO #1: CIRCUITO INTEGRADO 74HC153 (multiplexor 4:1 dual)

Estudiar detenidamente las hojas caractersticas de este integrado (entradas, salidas,
funcionamiento, tipo de lgica, ...)

MUX_1
74HC153
10
11
12
13
6
5
4
3
14
2
7
9
1
I
0
I
1
I
2
I
3
S
0
#a
S
1
Y
E
I
0
I
1
I
2
I
3
S
0
#b
S
1
Y
E
15
8
V
CC
gnd
S
0
S
1
LINE REQUEST
TX_Node1
TX_Node2
TX_Node3
TX_Node1
TX_Node2
TX_Node3
P
2
P
1
P
0
P
2
P
1
P
0
W
0
X
0
Z
0
W
0
X
0
Z
0
N
0
16
+5V
16
+5V
nE
CKT_1


Figura 3: Esquema de la peticin y asignacin del nodo que abrir la lnea.


Habr que indicar, mediante la combinacin de los selectores S
1
y S
0
, cul de las
entradas de datos ser la seleccionada para establecer la lnea. Para la obtencin de las
seales S
0
y S
1
se sigue un procedimiento de codificacin por prioridad, segn se ha
comentado al comienzo de este guion.
Tambin habr que controlar la entrada de habilitacin (activa a nivel bajo) del
multiplexor, nE (Strobe), de forma que slo se habilite al multiplexor en el caso de que
algn nodo solicite la lnea.
La Tabla I contiene la tabla de verdad para las entradas de seleccin (S
1
y S
0
) y de
habilitacin (nE) del multiplexor #a.
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 6

Tabla I: Tabla de verdad de las entradas de
seleccin y habilitacin del MUX#a.
Interruptores CONTROL
P
2
P
1
P
0
S
1
S
0
nE
0 0 0 X X 1
0 0 1 0 0 0
0 1 0 0 1 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 1 0 0
1 1 0 1 0 0
1 1 1 1 0 0

El valor indiferente que pueden tomar S
1
y S
0
en el caso de que no haya ningn nodo
solicitando la lnea (000) simplifica enormemente sus funciones lgicas, pues asignando
XX =00, tendremos que
0 1 2
2 1
1
2
0
P P P nE
P S
P P S

Esta asignacin producir una ambigedad cuando ningn nodo solicite la lnea (000) y
cuando la lnea sea solicitada por el nodo 3 (001), dado que en ambos casos se asigna la
misma combinacin de selectores (00). Esto no supone ningn problema, desde el punto
de vista de la seleccin del canal, dado que el multiplexor se deshabilitar para el caso
en que ningn nodo seleccione la lnea.

DELIVERABLE #1: CIRCUITO CKT_1
A partir de las funciones lgicas dadas para S
0
, S
1
y nE representar esquemticamente
su circuito (CKT_1 del esquema) empleando para ello exclusivamente puertas NAND y
NOR de 2 entradas.

Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 7

3.2 VISUALIZACIN DEL NODO ORIGEN
La visualizacin del n de nodo que establece la lnea se realizar con un display de 7
segmentos de ctodo comn, que adems contiene un led de punto decimal, como
muestra la figura 4. La funcin de las resistencias es la de limitar el valor de la corriente
que circula por los segmentos.




La Tabla II contiene la tabla de verdad de las seales que alimentarn los segmentos del
display A:

Tabla II: Tabla de verdad de las seales que alimentarn los segmentos del display A.
Interruptores Segmentos del Display A
P
2
P
1
P
0
a b c d e f g dp
Nmero
mostrado
0 0 0 0 1 1 0 0 0 0 1 1.
0 0 1 1 1 1 1 0 0 1 0 3
0 1 0 1 1 0 1 1 0 1 0 2
0 1 1 1 1 0 1 1 0 1 0 2
1 0 0 0 1 1 0 0 0 0 0 1
1 0 1 0 1 1 0 0 0 0 0 1
1 1 0 0 1 1 0 0 0 0 0 1
1 1 1 0 1 1 0 0 0 0 0 1



DELIVERABLE #2: CIRCUITO CKT_2

Obtener las funciones lgicas de los 7 segmentos y del punto decimal del display A a
partir de su tabla de verdad y representar esquemticamente sus circuitos (CKT_2 del
esquema) empleando exclusivamente puertas NAND y NOR de 2 entradas. (Tener en
cuenta que se pueden utilizar seales intermedias ya sintetizadas en el CKT_1.)

Asimismo, determinar las resistencias que han de emplearse para limitar la corriente por
los segmentos a 15 mA.


DISPLAY A
a
b
c
d
e
f
g
dp
CKT_2
P
0
, P
1
, P
2
, S
0
, S
1
, nE
and intermediate signals


Figura 4: Esquema de la visualizacin del
nodo origen en el display A.
ESTUDIO #2: DISPLAY DE 7
SEGMENTOS TDSR 5160

Estudiar detenidamente las hojas
caractersticas de este componente
(alimentacin, patillaje, etc.).
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 8

3.3 SELECCIN DEL NODO DESTINO
Cada uno de los nodos posee 3 interruptores para la seleccin del nodo con el que desea
establecer la comunicacin:

Interruptores del nodo1:
Interruptores del nodo2:
Interruptores del nodo3:
W
2
: Comunicar conel exterior
W
1
: Comunicar conel Dpto. Creativo
W
0
: Comunicar conel Dpto. Financiero
X
2
: Comunicar conel Dpto. deCuentas
X
1
: Comunicar conel exterior
X
0
: Comunicar conel Dpto. Financiero
Z
2
: Comunicar conel Dpto. deCuentas
Z
1
: Comunicar conel Dpto. Creativo
Z
0
: Comunicar conel exterior



Hay que considerar, pues, que el circuito
debe seleccionar solamente los interruptores
del nodo al que se le ha concedido la lnea y,
con ellos, determinar con qu nodo se
establecer la conexin.
Para ello, se utilizarn 3 multiplexores 4:1
(#b, #c, #d en el esquema) con entradas de
seleccin S
1
y S
0
y entrada de habilitacin
nE, segn se han diseado anteriormente.
Las entradas de datos de estos multiplexores
se configurarn de acuerdo a la Tabla III,
como muestra en la figura 5.

Llamaremos a las seales de salida de datos
de los tres multiplexores N
0
, N
1
y N
2
.


Tabla III: Tabla de funcionamiento de los
multiplexores #b, #c, #d.
SEL Y_#b Y_#c Y_#d
S
1
S
0
N
2
N
1
N
0

0 0 Z
2
Z
1
Z
0

0 1 X
2
X
1
X
0

1 0 W
2
W
1
W
0

1 1 0 0 0

Las entradas de datos no utilizadas habrn de
conectarse a masa.
MUX_1
74HC153
10
11
12
13
3
14
2
9
2
I
3
S
0
S
1
I
0
I
1
I
2
I
3
S
0
#b
S
1
Y
E
15
8
gnd
S
0
S
1
UEST
MUX_2
74HC153
10
11
12
13
6
5
4
3
14
2
7
9
1
I
0
I
1
I
2
I
3
S
0
#c
S
1
Y
E
I
0
I
1
I
2
I
3
S
0
#d
S
1
Y
E
15
8
V
CC
gnd
N
1
W
0
X
0
Z
0
N
2
N
0
W
1
X
1
Z
1
W
2
X
2
Z
2
nE
nE
16
+5V
nE


Figura 5: Esquema de la seleccin de
interruptores activos para el establecimiento
de comunicacin.
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 9

3.4 ESTABLECIMIENTO DE LA LNEA CON EL NODO DESTINO
Como se muestra en la figura 6, la seleccin del destino de la lnea se har mediante un
demultiplexor (#a, dentro del integrado 74HC155) con entradas de seleccin A y B, de
acuerdo a la tabla IV. La entrada de habilitacin, nG, (activa a nivel bajo) de este
demultiplexor debe asegurar que se deshabilita en el caso de que se seleccionen dos o
ms nodos para comunicar o bien que no se seleccione ninguno.

ESTUDIO #3: CIRCUITO INTEGRADO 74HC155 (demultiplexor 1:4 dual
configurable como decodificador 2:4 o decodificador 3:8)

Estudiar detenidamente las hojas caractersticas de este integrado (entradas, salidas,
funcionamiento, tipo de lgica, ...)

LINE
74HC155
dMUX
16
3
13
7
6
5
4
1
2
Y
0
Y
1
Y
2
Y
3
B
#a
A
C
G
9
10
11
12
15
Y
0
Y
1
Y
2
Y
3
B
#b
A
C
G
14
8
V
CC
gnd
RX_Node1
RX_Node2
RX_Node3
+5V
nG
CKT_3
N
1
N
N
0
2
N
1
N
0
N
N
1
N
2


Figura 6: Esquema del establecimiento del destino de lnea .

Tabla IV: Tabla de verdad de las entradas de control y habilitacin del dMUX#a
CONTROL
N
2
N
1
N
0
B A nG
0 0 0 X X 1
0 0 1 0 0 0
0 1 0 0 1 0
0 1 1 X X 1
1 0 0 1 0 0
1 0 1 X X 1
1 1 0 X X 1
1 1 1 X X 1
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 10

El valor indiferente que pueden tomar A y B para algunas de las combinaciones de las
seales N
0
, N
1
, N
2
. simplifica enormemente sus funciones lgicas y podremos escribir:
0 1 0 2 1 2
0 1 2
1
2
N N N N N N N N N nG
N A
N B

La implementacin de la funcin lgica de la seal nG se realizar teniendo presente
que se dispone de la seal (N
2
+N
1
+N
0
) a la salida Y
0
del dMUX #b, si est habilitado
y si previamente se conecta a su entrada de datos (pin 15) la seal N
0
, como se muestra
en la figura 7. Adems, se dispone de las seales negadas de N
1
y N
2
a travs de sendos
inversores, que sern necesarias en otra parte del circuito, como veremos ms adelante.

N
1
LINE
74HC155
dMUX
16
3
13
7
6
5
4
1
2
Y
0
Y
1
Y
2
Y
3
B
#a
A
C
G
9
10
11
12
15
Y
0
Y
1
Y
2
Y
3
B
#b
A
C
G
14
8
V
CC
gnd
+5V
N
2
N
0
3
4
7
1
2
6
nG
CKT_3
N
1
N
2
N
0
2
N
1
N
2
N
1
N
0
N
N
1
N
2


Figura 7: Esquema de la implementacin de la seal de habilitacin del dMUX#a (nG) .

DELIVERABLE #3: CIRCUITO CKT_3.

A partir de las funcin lgica de nG, representar esquemticamente su circuito (CKT_3
del esquema) empleando para ello exclusivamente puertas NAND o NOR de 2 entradas.


Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 11

3.5 VISUALIZACIN DEL NODO DESTINO
Para la decodificacin del valor del nodo seleccionado como destino de la lnea se
emplear un decodificador BCD a 7 segmentos, el 74HC4511 o equivalente. Este
decodificador admite a conversin nmeros de 4 hasta bits codificados en BCD.

ESTUDIO #4: CIRCUITO INTEGRADO 74HC4511 (decodificador BCD a 7
segmentos)

Estudiar detenidamente las hojas caractersticas de este integrado (entradas, salidas,
funcionamiento, tipo de lgica, ...)

En esta aplicacin slo se necesitar mostrar los nmeros 1, 2 y 3, por lo que las
entradas D
2
y D
3
del codificador se pondrn a 0 (conectar a masa). Las entradas D
0
y D
1
del decodificador debern corresponder a n de nodo con el que se desea comunicar, de
acuerdo con la Tabla IV.


Tabla V: Tabla de verdad de las entradas del decodificador
BCD-7 segmentos y del punto decimal del display B.

N a
mostrar N
2
N
1
N
0
D
1
D
0
dp = nBI =
nG
0 0 0 X X 1
3 0 0 1 1 1 0
2 0 1 0 1 0 0
0 1 1 X X 1
1 1 0 0 0 1 0
1 0 1 X X 1
1 1 0 X X 1
1 1 1 X X 1

1
0
2
1
N D
N D

Esto requiere el uso de dos inversores. La figura 8 muestra un esquema de la
decodificacin propuesta para la visualizacin n del nodo destino en el display B.

La entrada de habilitacin del decodificador (nBI), activa a nivel bajo, deber activarse
para apagar los segmentos si se da alguna de las combinaciones no vlidas de N
2
, N
1
y
N
0
, por lo que la conectaremos directamente a la seal nG que tenemos ya presente en el
circuito. La seal auxiliar de entrada nLT (lamp test), activa a nivel bajo, se deber
deshabilitar permanentemente. Y la entrada auxiliar nLE (latch enable), activa a nivel
bajo, se deber habilitar permanentemente.

Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 12

N
1
N
2
DECODER
BCD-7seg
4511
a
b
c
d
e
f
g
13
12
11
10
9
15
14
+5V
3
4
5
LT
BI
D
0
D
1
D
2
D
3
7
1
2
6
LE
8
16
V
CC
gnd
nG
dp
N
1
N
2
N
0
2
N
1
N


Figura 8: Esquema de la implementacin de la visualizacin en el display B del n de
nodo elegido para comunicar.


3.6 PLANOS DE MONTAJE

DELIVERABLE #4: PLANO DE INTERCONEXIN DE CIs

Realizar una representacin general donde se refleje la interconexin de todos CIs,
tomando como referencia el esquema que aparece en la figura 9 (no necesariamente la
misma disposicin de CIs), indicando claramente los nombres de las seales conectadas
a cada pin (sin trazar explcitamente el cableado entre los CIs) y la posicin en que los
integrados se van a colocar en la placa de montaje.


1 2 3 4 5 6 7
14 8
74HC0X
(4 ?)
1 2 3 4 5 6 7
14 8
74HC0X
(4 ?)
1 2 3 4 5 6 7 8
16 12 9
74HC153
(2-MUX)
1 2 3 4 5 6 7 8
16 12 9
74HC155
(2-DEMUX)
1 2 3 4 5 6 7 8
16 12 9
74HC4511
(DECODER)
1 2 3 4 5 6 7 8
16 12 9
74HC153
(2-MUX)
1 2 3 4 5 6 7
14 8
74HC0X
(4 ?)
1 2 3 4 5 6 7
14 8
74HC0X
(4 ?)


Figura 9: Esquema de la interconexin de los circuitos integrados del circuito.
Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 13


DELIVERABLE #5: PLANO DE MONTAJ E GENERAL

Realizar el plano de montaje de TODO el circuito usando la plantilla de la figura 10.



Figura 10: Plantilla para la realizacin del plano de montaje del circuito general.



Prctica 2. Diseo de una Pequea Centralita


Electrnica Digital 14

4. METODOLOGA Y PLAN DE TRABAJO

Se seguir un procedimiento similar al empleado en la prctica anterior de montaje.

Antes de llegar al laboratorio (MUY IMPORTANTE!): Cada pareja de
alumnos recopilar las hojas caractersticas (datasheets) de los componentes claves
del diseo, circuitos integrados (CIs) y display de 7 segmentos. Realizar el estudio
previo de los problemas planteados y redactar una breve memoria que incluya los
deliverables solicitados. Hay que intentar usar el menor n de integrados 7400 y
7402. Es aconsejable realizar simulaciones.
A la entrada de la primera sesin de laboratorio: Se mostrar al profesor
responsable la memoria realizada.
En el laboratorio: Cada pareja realizar el montaje y la depuracin de los
circuitos para su demostracin al profesor. Durante las dos sesiones de laboratorio se
completar y/o modificar la memoria inicial si hiciere falta. Algunas
consideraciones/sugerencias que el alumno debe tener en cuenta al emprender el
montaje del circuito, aparte de las ya mencionadas en la prctica 1, son:

Prever estrategias de montaje, de forma que se pueda comprobar las diversas
partes del circuito de forma independiente. No interconectarlas definitivamente
entre s hasta no haber conseguido que funcionen por separado.
Conectar una resistencia de 1 k entre cada una de las entradas de datos I
0
, I
1
e
I
2
del mux #a y masa para evitar el ruido que se puede introducir si dejramos
los pines al aire.
No dejar desconectada ninguna de las entradas restantes de los CIs. Tener
especial cuidado con las entradas de habilitacin y control.
Para comprobar si la comunicacin se est realizando correctamente,
introduciremos una seal TTL de 1 Hz por el pin de entrada de datos del mux #a
correspondiente al nodo al que se le ha concedido la lnea. Se har uso del
generador de funciones.
Con el objeto visualizar que se est estableciendo la comunicacin con el nodo
adecuado, en cada uno de los pines de salida de datos Y
0
, Y
1
e Y
2
, del
demultiplexor #a, se conectar una resistencia seguido de un LED de cada color
conectado a masa .
En la comprobacin del circuito, hay que tener en cuenta su naturaleza
combinacional y, por tanto, si un nodo est usando la lnea y la solicita un nodo
de prioridad superior, la lnea se interrumpir inmediatamente para serle
concedida al nodo prioritario.

A la salida de la segunda sesin del laboratorio: Se entregar al profesor
la memoria definitiva. (No se admitirn memorias entregadas con posterioridad).