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Captulo III
Circuitos Digitais Combinacionais
1 Introduo
Vimos no Captulo II que uma desejada funo lgica pode ser implementada
mediante a combinao de portas lgicas. Esta combinao de portas lgicas
objetivando atender um mapeamento
( ) ! , , B A f Y =
denominada de
Circuito Digital. Neste Captulo estudaremos circuitos digitais que visam
solucionar problemas especficos e comuns em Eletrnica Digital.
2 Decodificadores para Display de 7 Segmentos
Um display de 7 segmentos mostra ao usurio de um sistema digital um
algarismo decimal de 0 a 9, conforme mostram as Figuras 1, 2 e 3.
Figura 1: Formato de um display de 7 segmentos mostrando a localizao dos
segmentos a, b, c, d, e, f, g.
Figura 2: Algarismos decimais possveis de serem formados mediante o
acionamento combinado dos segmentos a, b, c, d, e, f, g.
2
Figura 3: Acionamento dos segmentos a, b, c, d, e, f, g. Cada segmento um
LED (Light Emitter Diode), que emite luz quando o diodo percorrido por
uma corrente direta ( mA 1 a mA 50 ). (a) display de anodo comum. (b)
display de catodo comum.
Um display de 7 segmentos alternativo o denominado LCD (Liquid
Crystal Display), largamente utilizado em relgios digitais de pulso. A Figura
4 mostra a tcnica de acionamento dos segmentos a, b, c, d, e, f, g de um LCD.
3
Figura 4: Acionamento dos segmentos a, b, c, d, e, f, g de um LCD. Um
segmento acionado por uma onda quadrada com freqncia entre 30 a 60Hz
aplicada entre o segmento e uma superfcie comum a todos os segmentos
denominada backplane. Quando a onda quadrada (signal source) aplicada
ao segmento atravs do controle exercido pela porta XOR, o segmento assim
ativado deixa de refletir a luz incidente, alterando sua tonalidade para um cinza
escuro.
A Tabela 1 mostra os algarismos decimais resultantes do acionamento
combinado dos segmentos a, b, c, d, e, f, g:
4
Tabela 1: Algarismos decimais resultantes do acionamento combinado dos
segmentos a, b, c, d, e, f, g. Ver Figura 1.
Um Decodificador para Display de 7 Segmentos um circuito digital
formado por portas lgicas que, ao receber uma palavra binria de 4 bits
representativa do algarismo decimal a ser mostrado, aciona os segmentos
correspondente no display, conforme mostram a Figuras 5 e a Tabela 2.
Figura 5: Interligao de um Decodificador para Display de 7 Segmentos com
o Display.
5
Tabela 2: Tabela Verdade de um Decodificador para Display de 7 Segmentos.
Observe que a coluna 1 da Tabela 2 representa o nmero decimal
correspondente palavra binria respectiva na coluna 2 da tabela atravs da
relao:
0 1 2 3
2 + 2 + 2 + 2 = A B C D mal NmeroDeci
Um Decodificador para Display de 7 Segmentos um Circuito Integrado que
contm as combinaes de portas lgicas necessrias e otimizadas para a
implementao do conjunto de Expresses Booleanas definidas pela Tabela 2.
Por exemplo, da Tabela 2 verificamos que a Expresso Booleana para o
segmento a :


A B C D A B C D C B A D A C B D
A B C D B A C D A B C D A B C D a
+ + + +
+ + + + =
Cujo Mapa K :
6
Figura 6: Mapa K para a lgica de acionamento do segmento a. A Expresso
Booleana minimizada resulta em A C A C B D a + + + = .
E cujo circuito lgico resultante :
Figura 7: Circuito lgico para acionamento do segmento a. A Expresso
Booleana implementada A C A C B D a + + + = .
7
Exerccio Proposto: Determine o circuito lgico completo para o
acionamento dos segmentos a, b, c, d, e, f, g. Caso, aps a minimizao
individual das expresses booleanas para cada segmento, as funes lgicas
resultantes para o acionamento de dois ou mais segmentos compartilharem
termos comuns, faa a minimizao adicional aproveitando o compartilhamento
entre os termos.
Figura 8: Circuitos Integrados TTL comercialmente disponveis para a
implementao da funo de Decodificador para Display de 7 Segmentos. (a)
7446 decodificador para display de anodo comum. (b) 7448 decodificador
para display de catodo comum.
3 Decodificadores BCD-para-Decimal
BCD a abreviao para Decimal Codificado em Binrio (Binary Coded
Decimal).
O cdigo BCD expressa cada dgito de um nmero decimal por uma palavra
binria de 4 bits (Nibble) no formato
0 1 2 3
b b b b
atravs da relao:
0
0
1
1
2
2
3
3
2 + 2 + 2 + 2 = b b b b mal NmeroDeci
. A Tabela 3 mostra o
resultado desta relao.
8
Nibble
3
b
2
b
1
b
0
b
Nmero
Decimal
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
Tabela 3: Tabela para converso de um Nibble em um Nmero Decimal. A
converso obedece a relao
0
0
1
1
2
2
3
3
2 + 2 + 2 + 2 = b b b b mal NmeroDeci .
As entradas DCBA de um Decodificador para Display de 7 Segmentos (ver
Seo 1) constituem um exemplo de informao binria codificada em BCD.
Por exemplo, o nmero decimal 8963 codificado em BCD resulta em (ver
Tabela 3):
8 9 6 3

1000 1001 0110 0011
Por outro lado, o nmero binrio 010101111000 codificado em BCD, quando
convertido para decimal resulta em
0101 0111 1000

5 7 8
A Figura 9 mostra o diagrama interno de um Decodificador BCD-para-
Decimal.
9
Figura 9: Diagrama interno de um Decodificador BCD-para-Decimal. Este
decodificador conhecido como decodificador 1-de-10, porque para cada
Nibble ABCDna entrada do decodificador, somente uma das 10 sadas est
em nvel lgico 1. Por exemplo, para 0011 = ABCD temos para as sadas:
1 =
3
Y
e todas as demais sadas
0 =
k
Y
, com 3 k . Note que o subscrito da
sada cujo nvel lgico 1 corresponde ao valor decimal do Nibble codificado
em BCD nas entradas ABCD.
10
Figura 10: Diagrama de pinagem do circuito integrado TTL 7445
comercialmente disponvel para a implementao da funo Decodificador
BCD-para-Decimal.
Tabela 4: Tabela Verdade para o TTL 7445. Note que a sada ativa
precedida de uma porta NOT.
11
Figura 11: Exemplo de utilizao do TTL 7445 como Decodificador BCD-
para-Decimal. O valor decimal do ABCD na entrada do decodificador
indicado pelo LED que est aceso conectado sada correspondente.
12
3.1 Codificador Decimal-para-BCD
Figura 12: Diagrama interno de um Codificador Decimal-para-BCD. As chaves
so do tipo pushbutton (como no teclado de um computador). Por exemplo,
quando o pushbutton 3 pressionado as portas OR cujas sadas so C e D
tm entradas cujo nvel lgico 1, resultando 0011 = ABCD .
Figura 13: Diagrama (a) de pinagem e (b) diagrama lgico do circuito
integrado TTL 74147 comercialmente disponvel para a implementao da
funo Codificador Decimal-para-BCD.
13
Tabela 5: Tabela Verdade para o TTL 74147.
Figura 14: Exemplo de utilizao do TTL 74147 como Codificador Decimal-
para-BCD. Quando nenhuma chave pressionada todas as entradas X tm
valor lgico 1 e todas as sadas tm valor lgico 1. Quando a chave X
9

pressionada ( X
9
= 0 ) temos na sada 0110 = ABCD , que equivalente a 9
se complementarmos os bits. Quando a chave X
8
pressionada ( X
8
= 0 )
temos na sada 0111 = ABCD , que equivalente a 8 se complementarmos
os bits.
14
Note da Tabela 5 que a entrada X ativa (ativa valor lgico 0) de ordem
mais alta tem prioridade sobre as demais. Se todas as entradas X tm valor
lgico 0, a de ordem mais alta (X
9
) codificada com prioridade resultando
0110 = ABCD , cujo complemento identifica a entrada ativa de ordem mais
alta. Se X
9
=1 e X
8
=0 ento a entrada X ativa de ordem mais alta X
8
e
codificada com prioridade resultando 0111 = ABCD , cujo complemento
identifica a entrada ativa de ordem mais alta. Devido a este comportamento o
TTL 74147 tambm conhecido como Codificador de Prioridade.
4 Decodificador Gray-para-Binrio
O Cdigo Gray um cdigo digital com a propriedade de que duas
palavras-cdigo consecutivas diferem apenas de um bit.
O Cdigo Gray um cdigo que se enquadra na classe de Cdigos
Refletidos, enquadramento devido ao algoritmo de construo do mesmo. Por
exemplo, a Tabela 6 mostra a construo por quantificao-reflexo do Cdigo
Gray para 4 bits:
Quantificao Reflexo Quantificao Reflexo Quantificao Reflexo Quantificao
0 0 00 00 000 000 0000
1 1 01 01 001 001 0001
1 11 11 011 011 0011
0 10 10 010 010 0010
10 110 110 0110
11 111 111 0111
01 101 101 0101
00 100 100 0100
100 1100
101 1101
111 1111
110 1110
010 1010
011 1011
001 1001
000 1000
Tabela 6: Algoritmo de construo do Cdigo Gray de 4 bits.
15
Decimal Binrio Gray
0 0000 0000
1 0001 0001
2 0010 0011
3 0011 0010
4 0100 0110
5 0101 0111
6 0110 0101
7 0111 0100
8 1000 1100
9 1001 1101
10 1010 1111
11 1011 1110
12 1100 1010
13 1101 1011
14 1110 1001
15 1111 1000
Tabela 7: Tabela de converso Decimal-Binrio-Gray de 4 bits.
Representando o nibble do Cdigo Gray da Tabela 7 por
0 1 2 3
G G G G
e o
nibble do Cdigo Binrio por
0 1 2 3
B B B B
temos:
Tabela 8: Identificao dos nibbles dos cdigos Gray e Binrio de 4 bits.
A Figura 15 mostra os mapas K para as funes lgicas que expressam
0
B
,
1
B ,
2
B e
3
B
em funo de
0 1 2 3
G G G G
, a partir da Tabela 8:
16
Figura 15: Mapas K para as funes lgicas que expressam
0
B
,
1
B ,
2
B e
3
B
em funo de
0 1 2 3
G G G G
.
17
Da Figura 15 temos que as funes lgicas minimizadas que expressam
0
B
,
1
B ,
2
B e
3
B
em funo de
0 1 2 3
G G G G
so:
3 2 1 0 0
= G G G G B
3 2 1 1
= G G G B
3 2 2
= G G B
3 3
= G B
Generalizando para um Cdigo Gray de N bits, podemos escrever que
( ) ( ) 1 1 + 1 +
=
N n n n n
G G G G B "
, o que sugere o circuito lgico mostrado
na Figura 16:
Figura 16: Conversor Gray-para-Binrio.
18
4.1 Decodificador Binrio-para-Gray
A Figura 17 mostra os mapas K para as funes lgicas que expressam
0
G
,
1
G ,
2
G e
3
G
em funo de
0 1 2 3
B B B B
, tendo como ponto de partida a Tabela
8:
Figura 17: Mapas K para as funes lgicas que expressam
0
G
,
1
G ,
2
G e
3
G
em funo de
0 1 2 3
B B B B
.
Da Figura 17 temos que as funes lgicas minimizadas que expressam
0
G
,
1
G ,
2
G e
3
G
em funo de
0 1 2 3
B B B B
so:
19
1 0 0
= B B G
2 1 1
= B B G
3 2 2
= B B G
3 3
= B G
Generalizando para um Cdigo Gray de N bits, podemos escrever que
( ) 1 +
=
n n n
B B G
, sendo 1 1 + N n . Isto sugere o circuito lgico mostrado
na Figura 18:
Figura 18: Conversor Binrio-para-Gray.
20
5 Multiplexadores
Um Multiplexador um circuito digital com n entradas e uma nica sada, e
serve para selecionar qual sinal, dentre os n sinais de entrada, deve ser
roteado at a sada.
Uma palavra binria de controle seleciona qual das n entradas conectada
sada conforme mostram as Figuras 19 e 20.
Figura 19: Diagrama geral de um multiplexador. Note que o nmero m de bits
da palavra binria de controle deve ser tal que 2
m
=n.
21
Figura 20: Diagrama interno um multiplexador 16-para-1. O nmero de bits da
palavra binria de controle m=4 (nibble) e, portanto, o multiplexador pode
selecionar uma das n =2
m
=16 entradas. Por exemplo, se 0111 = ABCD ento
o sinal digital que est sendo aplicado na entrada
7
D
roteado at a sada Y .
22
A Figura 21 e a Tabela 9 descrevem um multiplexador 16-para-1 disponvel
comercialmente na forma de circuito integrado da famlia TTL.
Figura 21: Diagrama de pinos do TTL 74150 circuito integrado
comercialmente disponvel para a implementao da funo MUX 16-para-1.
Tabela 9: Tabela-Verdade para o TTL 74150. Note que o sinal de entrada
roteado sada Y submetido a uma porta NOT. Note tambm que o sinal de
strobe (pino 9 na Figura 21) um sinal ativo-baixo que serve para
ativar/desativar o multiplexador.
23
5.1 Implementao de Funes Lgicas utilizando um MUX
Vamos supor que queremos implementar a funo lgica mostrada na
Tabela 10 a seguir.
Tabela 10: Tabela-Verdade de uma funo lgica hipottica a ser
implementada.
Figura 22: Implementao da funo lgica descrita na Tabela 10 utilizando o
TTL 74150. O procedimento geral para a implementao de qualquer funo
lgica de 4 variveis o seguinte: Sempre que o nibble ABCD resultar em
uma sada 1 = Y na Tabela-Verdade (ver Tabela 10), conecta-se terra o
pino de dado
k
D
, sendo k o valor decimal correspondente ao nibble ABCD.
O pino de dado de ndice k cujo nibble correspondente na Tabela-Verdade
refere-se sadas 0 = Y conectado V 5 + .
24
Por exemplo, na Figura 22, se 0000 = ABCD ento a entrada
0 =
0
D

conectada sada atravs de uma porta NOT, de modo que 1 = Y . Se
0111 = ABCD ento a entrada
1 =
7
D
conectada sada atravs de uma
porta NOT, de modo que 1 = Y . Todas as demais linhas da Tabela-Verdade
(Tabela 10) podem ser obtidas atravs de procedimento semelhante.
5.2 Multiplexadores de Nibble
Em muitas situaes prticas precisamos selecionar um entre dois nibbles
de entrada, conforme mostram as Figuras 22 e 23.
Figura 23: Diagrama interno de um multiplexador de nibble. Quando
0 = OR SELECIONAD obtemos
0 1 2 3 0 1 2 3
= A A A A Y Y Y Y
e quando
1 = OR SELECIONAD obtemos
0 1 2 3 0 1 2 3
= B B B B Y Y Y Y
.
25
Figura 24: Diagrama de pinagem do circuito integrado TTL 74157
comercialmente disponvel para a implementao da funo Multiplexador de
Nibble. O diagrama interno o mostrado na Figura 23. O pino de strobe (pino
15) desativa o multiplexador quando encontra-se em nvel lgico 1 e ativa o
multiplexador quando encontra-se em nvel lgico 0.
6 Demultiplexadores
Um Demultiplexador um circuito digital com uma nica entrada e n sadas,
e serve para selecionar qual sada, dentre as n sadas, deve ser roteado o
sinal de entrada.
Uma palavra binria de controle seleciona qual das n sadas conectada
o sinal de entrada conforme mostram as Figuras 25 e 26.
Figura 25: Diagrama geral de um demultiplexador. Note que o nmero m de
bits da palavra binria de controle deve ser tal que 2
m
=n.
26
Figura 26: Diagrama interno um demultiplexador 1-para-16. O nmero de bits
da palavra binria de controle m=4 (nibble) e, portanto, o demultiplexador
pode selecionar uma das n =2
m
=16 sadas. Por exemplo, se 0111 = ABCD
ento o sinal digital que est sendo aplicado na entrada D roteado at a
sada
7
Y
.
As Figuras 27 e 28 e a Tabela 11 descrevem um demultiplexador 1-para-16
disponvel comercialmente na forma de circuito integrado da famlia TTL.
Figura 27: Diagrama de pinos do TTL 74154 circuito integrado
comercialmente disponvel para a implementao da funo DEMUX
1-para-16.
27
Figura 28: Diagrama lgico do TTL 74154.
Tabela 11: Tabela-Verdade para o TTL 74154.
28
7 Decodificadores
Em sees anteriores deste captulo j estudamos diversos decodificadores
especficos (BCD-para-Decimal, Binrio-para-Gray, etc. ). Vimos que eles
servem como tradutores entre diversos os formatos de representao
numrica da informao a ser processada.
Nesta seo estudaremos os decodificadores sob um ponto de vista
genrico.
Um decodificador similar a um demultiplexador , a nica diferena
que a entrada de dado do demultiplexador no existe no decodificador,
conforme podemos concluir comparando a Figura 26 com a Figura 29:
29
Figura 29: Diagrama interno um decodificador 1-de-16. A designao 1-de-16
decorre do fato de somente uma das 16 sadas assumir o nvel lgico 1 em
funo do valor da palavra binria de controle. Por exemplo, se
0111 = ABCD ento
1 =
7
Y
.
30
Figura 30: Utilizao do TTL 74154 como decodificador 1-de-16. J estudamos
este circuito integrado como DEMUX 1-para-16 (ver Figura 27). Note que para
converter o 74154 de demultiplexador para decodificador basta aterrar a
entrada de dados (pino 18).
31
8 Comparadores
Um comparador indica a igualdade entre duas palavras binrias A e B, isto
, indica se A=B.
Figura 31: Diagrama interno de um comparador de 4 bits. mostrado a
comparao entre os nibbles 1010 e 1001, resultando o valor lgico 0 na sada,
o que significa que os nibbles no so iguais.
32
Um comparador de magnitude indica se A=B, A<B ou A>B.
Figura 32: Circuito Integrado (CI) TTL 7485, comercialmente disponvel para a
implementao da funo comparador de magnitude de 4 bits. Os pinos 2, 3 e
4 so entradas para conexo em cascata de 2 CIs e so utilizados quando se
deseja comparar palavras binrias com mais de 4 bits.
O TTL 7485 compara duas palavras binrias de 4 bits A e B colocando
uma das sadas
B A
Q
<
,
B A
Q
=
,
B A
Q
>
em nvel lgico 1 respectivamente quando
B A< , B A = e B A > .
33
Tabela 12: Tabela-Verdade para o TTL 7485.
34
Figura 33: Exemplo de utilizao do CI TTL 7485 como comparador de
magnitude de 4 bits. As entradas so
( ) dec
11 = 1011 = A
e
( ) dec
12 = 1100 = B
,
de modo que B A< , e, portanto, a sada
1 =
<B A
Q .
Figura 34: Conexo em cascata entre 2 CIs TTL 7485 de modo a implementar
um comparador de magnitude para palavras binrias de 8 bits. As entradas so
( ) dec
157 = 10011101 = A
e
( ) dec
182 = 10110110 = B
, de modo que B A< , e,
portanto, a sada
1 =
<B A
Q .
Note na Figura 34 que se os nibbles mais significativos (CI esquerda) em
A e B so iguais, ento o resultado determinado pelas entradas para
conexo em cascata deste CI, as quais recebem o resultado da comparao
entre os nibbles menos significativos (CI direita) em A e B .
35
9 Parity Check
Vimos na Seo 5 do Captulo II que em muitas situaes prticas de
controle digital de processos industriais as palavras binrias constituem
Instrues de Comando que devem ser enviadas por longas distncias
atravs de um Canal de Transmisso (cabo coaxial, fibra tica, etc...) antes
de chegarem ao destino onde a instruo desencadear uma ao especfica
no processo controlado.
Foi tambm discutido que sempre que palavras binrias so enviadas
atravs de um Canal de Transmisso estas ficam sujeitas a algum tipo de
Interferncia (rudo aleatrio, interferncia de outras fontes de energia,
interferncia intersimblica, etc...), gerando Erros de Transmisso que devem
ser corrigidos ou pelo menos detectados.
Quando o objetivo somente detectar um erro de transmisso, sem precisar
corrigir o erro, a operao parity check uma possvel soluo ao problema
de deteco de erros de transmisso.
A operao parity check consiste em acrescentar um bit adicional a uma
palavra binria a ser transmitida atravs do canal de transmisso, bit adicional
que define a paridade da palavra binria transmitida. O circuito receptor no
ponto remoto do processo controlado testa a paridade da palavra binria
recebida verificando que houve erro quando a paridade no mantida.
Por exemplo, a palavra binria de 8 bits dada por 11001111 tem paridade
par porque contm um nmero par de bits com valor lgico 1. Por outro lado a
palavra binria de 16 bits definida por 1010110010001100 tem paridade mpar
porque contm um nmero mpar de bits com valor lgico 1.
O teste de paridade (parity check) usualmente realizado atravs de uma
porta XOR, conforme mostra a Figura 35:
Figura 35: Teste de paridade da palavra binria 1010110010001100. A sada
da porta XOR resulta em nvel lgico 1, significando que esta palavra possui
paridade mpar. Se a palavra aplicada na entrada da porta XOR tivesse
paridade par, ento a sada da porta resultaria em nvel lgico 0.
36
9.1 Gerador de Paridade
Para que a operao parity check possa ser efetuada no receptor
necessrio acrescentar um bit adicional palavra binria a ser transmitida
atravs do canal de transmisso, bit adicional que define a paridade da palavra
binria transmitida. A Figura 36 mostra um circuito gerador de paridade
utilizado no transmissor da palavra binria.
Figura 36: Circuito gerador de paridade. Se a entrada
0 1 2 3 4 5 6 7
X X X X X X X X
tem paridade par ento 1 =
8
X , de modo que a palavra transmitida
0 1 2 3 4 5 6 7 8
X X X X X X X X X ter paridade mpar. Por outro lado, se a entrada
0 1 2 3 4 5 6 7
X X X X X X X X tem paridade mpar ento 0 =
8
X , de modo que a palavra
transmitida
0 1 2 3 4 5 6 7 8
X X X X X X X X X sempre ter paridade mpar. Se quisermos
detectar erros com base em palavras transmitidas de paridade par, basta
eliminarmos a porta NOT.
10 Memrias ROM (Read Only Memory)
Uma ROM uma memria de apenas leitura. Ela usualmente
implementada em um CI, podendo armazenar milhares de palavras binrias
que representam instrues e/ou dados para um
microcontrolador/microprocessador.
Algumas ROMs de menor capacidade so tambm utilizadas para
implementar tabelas-verdade. Em outras palavras, podemos usar uma ROM ao
invs de portas lgicas para gerar qualquer funo booleana. A Figura 37
mostra o diagrama de uma ROM constituda por diodos, com endereo de
acesso definido pela posio da chave rotativa.
37
Figura 37: ROM a diodo, armazenando nos endereos 0 a 7 as palavras
binrias de 4 bits (nibbles) mostradas na Tabela 13. Cada endereo
corresponde a uma posio da chave rotativa. Por exemplo, quando a chave
rotativa encontra-se na posio 3 (endereo 3) obtm-se 1100 =
0 1 2 3
Y Y Y Y .
Tabela 13: Tabela-Verdade da ROM da Figura 37.
Na realidade a chave rotativa aqui empregada apenas um recurso didtico
para ilustrar a operao de uma ROM. Na prtica, nenhuma chave rotativa
utilizada para seleo de endereo, mas sim um decodificador, conforme
mostra a Figura 38.
38
Figura 38: ROM a diodo da Figura 37, com a chave rotativa de 8 posies
substituda por um decodificador 1-de-8. Por exemplo, quando 011 = ABC
obtm-se 1100 =
0 1 2 3
Y Y Y Y (ver Tabela 14).
Tabela 14: Tabela-Verdade da ROM da Figura 38.
39
Uma PROM (Programmable ROM) uma ROM programvel. Uma PROM
vem de fabrica com todos os diodos implementados (a PROM gera todas as
palavras binrias da tabela verdade com nvel lgico 1 em seus bits). O
usurio, atravs de um dispositivo programador de PROM, queima os
microfusveis em srie com cada diodo que deva representa um bit de valor
lgico 0 na palavra endereada.
Uma ROM especificada basicamente pelo nmero de endereos e o
nmero de bits na palavra binria armazenada em cada endereo. Por
exemplo, uma ROM 8 2048 armazena 2048 palavras binrias de 8 bits (8
bits = 1 byte), e, portanto, armazena um total de 16384 bits.
Existem vrios tipos de ROM alm da PROM, como, por exemplo, a
UV-EPROM (Ultra Violet erasable PROM) e a EEPROM (Eletrically Erasable
PROM). Estes tipos adicionais sero abordados em captulo posterior
especfico ao estudo de memrias.